PHY 接口概述：常见标准与信号完整性要求
做信号完整性这么多年，我有个习惯——每次拿到新项目，第一件事不是看原理图，而是先搞清楚 PHY 接口是什么。接口标准定了，参考面该怎么设计、阻抗控制做到多少、端接怎么处理，心里才能有底。
这一章咱们就聊聊常见的 PHY 标准，以及它们对信号完整性到底提了哪些要求。说实话，很多同学只记得速率和电平，我却更关注摆幅、共模范围和抖动容限——这些才是真正决定你能跑多远的硬指标。
10/100/1000BASE-T 以太网 PHY
这是最经典的铜缆以太网接口。10BASE-T 和 100BASE-TX 用的都是两对差分线（一对发、一对收），1000BASE-T 则需要四对线同时收发。
| 标准 | 速率 | 线对数 | 编码方式 | 信号电平（峰峰值） |
|---|---|---|---|---|
| 10BASE-T | 10 Mbps | 2 对 (1 TX + 1 RX) | 曼彻斯特编码 | ±2.5 V |
| 100BASE-TX | 100 Mbps | 2 对 (1 TX + 1 RX) | 4B/5B + MLT-3 | ±1.0 V |
| 1000BASE-T | 1 Gbps | 4 对 (全双工) | 4D-PAM5 | ±1.0 V |
信号完整性关注点：
- 差分阻抗：要求 100Ω ±15%，越接近越好。我习惯控制在 ±10% 以内。
- 线对内等长：< 50 mil 长度差。对于 1 Gbps，这个更重要。
- 线对间等长：100BASE-TX 要求 < 100 mil，1000BASE-T 则要 < 50 mil。
- 回波损耗：中频段至少 -15 dB，高频段 -10 dB。这个往往被很多人忽略。
SGMII（串行吉比特媒体独立接口）
SGMII 是芯片之间的短距接口，把 MAC 和 PHY 连接起来。它其实是一种串行化后的 GMII——只有一对差分 TX 和一对差分 RX，速率固定为 1.25 Gbps（数据 1 Gbps + 控制开销）。
| 参数 | 典型值 | SI 要求 |
|---|---|---|
| 比特率 | 1.25 Gbps | — |
| 差分电压摆幅 | 500 ~ 800 mV p-p | 接收端灵敏度通常 < 100 mV |
| AC 耦合电容 | 0.1 μF（典型） | 摆幅损失 < 10% |
| 差分阻抗 | 100Ω | ±10% |
SGMII 的 PCB 走线通常很短（< 6 英寸），所以很多人不太在意 SI。但我遇到过好几次：板子做出来，SGMII 不 Link。最后发现是参考平面在过孔附近被切断了，导致阻抗突变超过 30%。
PCIe（PCI Express）
PCIe 是高速串行总线的典型代表。从 Gen1 到 Gen5，速率翻了十几倍。不同代对 SI 的要求差异很大，但核心逻辑一样——差分线、AC 耦合、阻抗控制。
| 代际 | 每 lane 速率 | 差分摆幅（典型） | 接收端抖动容限 | 参考平面要求 |
|---|---|---|---|---|
| PCIe Gen1 | 2.5 GT/s | 800 mV p-p | 0.3 UI | 连续参考平面 |
| PCIe Gen2 | 5.0 GT/s | 800 mV p-p | 0.2 UI | 连续参考平面，禁止跨分割 |
| PCIe Gen3 | 8.0 GT/s | 800 mV p-p | 0.15 UI | 完整参考平面，过孔残桩 < 15 mil |
| PCIe Gen4 | 16.0 GT/s | 800 mV p-p | 0.1 UI | 严格阻抗控制 + 背钻过孔 |
PCIe 最让我头疼的是参考平面不连续带来的共模噪声。记得有一次做 Gen3 的扩展卡，5 个 lane 里有两个总是误码率超标。我们用 TDR 一测，发现第三个过孔下面没有接地——是个孤立的铜皮，隔离电容直接把返回路径切断了。重新打通孔才解决。
各标准对信号完整性的共性要求
不管你用哪种 PHY，有几条原则是通用的。我列了一下，每次评审我都要过一遍：
- 差分阻抗连续性——任何一段超过 2 mm 的阻抗突变都可能导致反射。
- 参考平面完整——差分线正下方必须有完整的铜皮（可以是 GND 或 PWR，但必须连续）。
- 过孔设计——高速信号过孔要加 GND 回流通孔，且回流通孔与信号孔的距离 < 1 mm。
- AC 耦合电容处理——电容焊盘要挖掉下层的参考平面，但挖空区域要匹配到 100Ω。
- 端接匹配——接收端必须按标准放置端接（通常是 100Ω 跨接差分对）。
核心知识体系
下面这张图概括了本章内容：三种主要 PHY 接口的关系，以及它们对信号完整性最关键的三个维度——阻抗、参考平面、抖动容量。