2. 信号完整性基础：阻抗、反射、串扰

做高速数字设计，说白了就是跟这三个家伙打交道：阻抗、反射、串扰。你想想看，信号从驱动端跑到接收端，这一路上要经历多少「意外」？PCB走线不是理想导线，过孔、换层、连接器，每个地方都可能出问题。我刚开始做高速设计那会儿，吃过不少亏，后来才明白——把这三个基础概念吃透，很多问题一眼就能看穿。

2.1 特征阻抗——走线的「身份证明」

很多人问我，什么叫特征阻抗？我的回答很简单：它就像一条走线的「身份证号」。同一根走线，特征阻抗是固定的，跟走线长度没关系。

本质上讲，特征阻抗是信号在传输线上感受到的瞬时阻抗。单位是欧姆（Ω），常见的有50Ω单端、100Ω差分。

Z₀ ≈ √(L/C)

其中：
  L —— 单位长度电感
  C —— 单位长度电容

走线越宽，电容越大，阻抗越低。走线离参考平面越近，电容也越大，阻抗同样越低。这个关系我建议大家记牢——调试时特别有用。

举个实际例子。我记得有一次做DDR3设计，有个数据线眼图一直打不开。排查了半天，最后发现是这根走线跨越了电源层分割，阻抗从50Ω跳到了80多Ω。嗯，这里要注意：阻抗不连续是一切问题的根源。

2.2 反射——阻抗不连续的直接后果

当信号沿着走线传输，遇到阻抗变化的地方，一部分能量会继续前进，另一部分能量会反弹回来——这就是反射。反射是造成信号过冲、下冲、振铃的根本原因。

反射系数Γ（Gamma）决定了反射的强度：

Γ = (Z_load - Z₀) / (Z_load + Z₀)

其中：
  Z_load —— 负载端的阻抗
  Z₀     —— 走线的特征阻抗

你想想看，如果负载阻抗等于特征阻抗（匹配状态），Γ = 0，没有反射。如果负载开路（Z_load = ∞），Γ = 1，信号全部反射回来。如果负载短路（Z_load = 0），Γ = -1，信号反向反射。

我印象很深的一次：某款交换机的PHY芯片，在1000BASE-T模式下偶尔出现链路抖断。用TDR（时域反射计）一测，发现从连接器到PHY有一段走线的阻抗只有42Ω，跟要求的100Ω差分阻抗差太远了。反射回来的能量把正常信号都给淹没了。

2.3 串扰——相邻走线的「悄悄话」

串扰，说白了就是一根走线上的信号，通过电磁场耦合到旁边的走线上去了。你不想让它听到，它偏要听。

串扰分为两种：

• 容性串扰（电场耦合）： 主要影响远端（远端串扰 FEXT）
• 感性串扰（磁场耦合）： 主要影响近端（近端串扰 NEXT）

在实际PCB设计中，我们最关心的是近端串扰（NEXT）。因为远端串扰会随着走线长度增加而增大，但近端串扰在走线长度超过信号上升时间对应的空间长度后，就趋于饱和了。

2.4 三者的关系——一张图说清楚

这三个概念不是孤立的。我画了张关系图，帮你理清思路：

从这张图你可以看到：特征阻抗是整个「食物链」的基础。阻抗控制不好 → 反射就来了 → 反射造成振铃和噪声 → 噪声通过耦合变成串扰 → 最终所有问题叠加在一起，PHY就罢工了。

2.5 我的实际体会

做了这么多年信号完整性，我有三点体会想分享给你：

1. 阻抗是第一道防线。我建议你在做PCB层叠设计时，就先把各层的目标阻抗算清楚。别等到板子回来了再后悔。
2. 反射问题大部分能通过端接解决。源端串阻（一般22Ω~33Ω）对抑制过冲效果明显。但要注意——串阻位置要尽量靠近驱动端。
3. 串扰是最「隐蔽」的杀手。走线间距不够、参考平面不完整、地孔缺失，都会让串扰悄悄恶化。等你用示波器看到眼图闭合时，往往已经晚了。