2、eDP物理层详解：差分信号、lane数、速率等级
好，咱们正式开始啃eDP物理层。这块东西看着一大堆名词，但说白了，它就是决定你屏幕能不能亮、画面花不花的底层根基。我刚开始玩eDP的时候，觉得协议层才是重点，物理层嘛，不就是个通路？结果被一条layout不良的差分线折腾了整整一周——从那以后，我再也不敢小看物理层了。
2.1 差分信号：为什么是"一对线"而不是"一根线"？
让我从一个最基础的物理概念说起。你想想看，面板和主板之间隔着一根排线，信号要在上面跑几个Gbps。这么高的频率，如果还用传统的单端信号——也就是一根信号线加一根地线——外界一丁点电磁干扰，信号就变形了。
eDP用的方案是差分信号。其实就是一对线传一个信号：一条走正相（P），一条走反相（N）。接收端只看这两条线的电压差，不看它们对地的值。这样一来，外部的共模噪声在两条线上同时出现，一相减就被抵消了。
eDP的差分信号有几个关键参数：
- 差分阻抗： 严格100Ω（±10%）。少了信号反射，多了辐射超标。
- 共模电压： 一般在0V附近，但实测时会受Source端驱动能力影响。
- 摆幅： 取决于电压摆幅模式。eDP支持低摆幅（400mV p-p）和标准摆幅（800mV p-p）。
避坑指南： 我曾经遇到一块面板，低摆幅模式死活link不上。查了半天，原来是PCB上差分对间距太密，串扰把400mV的信号直接淹没了。换回标准摆幅就正常了——但代价是功耗高了。
嗯，这里要注意一点：eDP的差分对不是随便拉两根线就完事了。Layout时，P和N要严格对称、等长、同层，中间不能打过孔打断。你想想看，一对线在板子上走了两层，阻抗不连续，信号先反射一通，到接收端就全乱了。
| 参数 | 单端信号 | 差分信号（eDP） |
|---|---|---|
| 线数 | 1信号+1地 | 一对（P+N） |
| 抗干扰能力 | 弱（依赖地平面） | 强（共模抑制） |
| EMI辐射 | 较高 | 较低 |
| 典型摆幅 | 3.3V（LVTTL） | 400~800mV |
| 最高频率 | ~几百MHz | 几个Gbps |
2.2 Lane数：一条还是四条？得看你的面板有多"贪"
要说eDP物理层里我最常被问到的问题，就是"到底需要几条lane？"。
一条lane，其实是一对差分线。eDP v1.4b支持1、2、4条lane。为什么要有不同数量？说白了，就是带宽和成本的tradeoff。lane数越多，总带宽越大，但排线越宽、功耗越高、Layout越难搞。
我个人的经验： 4K@60Hz的面板，如果HBR3速率用4条lane，几乎是标配。但有些低端面板为了省排线引脚，硬用2条lane跑4K@30Hz——画质直接卡成PPT。
给你一个常见的参考表：
| 分辨率 & 刷新率 | 推荐Lane数 | 最小所需速率 |
|---|---|---|
| 1920×1080 @ 60Hz | 2 lane | HBR1 |
| 1920×1080 @ 120Hz | 4 lane | HBR2 |
| 3840×2160 @ 60Hz | 4 lane | HBR3 |
| 3840×2160 @ 120Hz | 4 lane | HBR3 + 压缩（DSC） |
我再多说一句——lane数不是你想用多少就用多少。Sink端（面板）支持的lane数必须和Source端（SoC/FPGA）一致。握手阶段，Training Sequence会协商lane数。我以前踩过一个坑：Source端强制4lane，但面板只能跑2lane——结果Link Training直接失败，屏幕死活不亮。
重要提醒： Lane数减少一半，有效带宽不一定减半。因为lane之间可能有skew，对齐时需要额外开销。我遇到过的一种情况：4lane降为2lane后，实际可用带宽只剩40%左右。
2.3 速率等级：从RBR到HBR3，背后的工程逻辑
讲完lane的数量，咱们得聊聊速率。eDP定义了几种速率等级，从1.62Gbps到8.1Gbps不等。我直接给你列清楚：
| 速率等级 | 数据速率（每lane） | 典型应用 |
|---|---|---|
| RBR（Reduced Bit Rate） | 1.62 Gbps | 低分辨率/省电模式 |
| HBR（High Bit Rate） | 2.7 Gbps | 1080p @ 60Hz（基础） |
| HBR2（High Bit Rate 2） | 5.4 Gbps | 4K @ 30Hz / 1080p @ 120Hz |
| HBR3（High Bit Rate 3） | 8.1 Gbps | 4K @ 60Hz+ / 5K面板 |
你可能会问："为啥速率要搞这么多等级？直接上HBR3不就行了？"
嗯，我举个实例。高速信号对PCB质量极其敏感。一个设计不良的板子，HBR3根本跑不稳，眼图闭合得像个杏仁。这时候降级到HBR2可能就稳了。所以panel spec里会写"支持哪些速率等级"，而不是只写"最高8.1Gbps"。
硬性约束： 实际工作时，eDP的速率等级不是自动跳的。它由面板的EDID里的Supported Link Rates字段给出一个位掩码列表，Source端选一个双方都支持的速率，然后在Training时锁定。
我自己在FPGA上实现eDP Source时，就吃过速率的亏。当时以为"既然FPGA的GTX能跑8.1G，那肯定没问题"。结果PCB上差分对间距10mil，旁边还走了个时钟线——8.1G的眼图几乎闭合。最后只能降到5.4G先用着，等改版再优化。
所以你想想看，速率等级不只是一个数字，它背后代表的是从芯片到PCB到排线到连接器的整个链路的信号完整性能力。
还有一点：eDP的时钟是内嵌在数据流中的，没有单独的Clock Lane。这是它跟传统LVDS最大的区别之一。所以链路速率也直接决定了时钟恢复的质量。速率越高，对CDR（时钟数据恢复）的要求就越高。
从我经验来看： 选型时，我习惯给速率留20%余量。比如面板理论带宽需要4.8Gbps，我不会选HBR2（5.4G）+4lane，而是直接上HBR3（8.1G）+4lane，给高温、老化、线损留空间。
这张图覆盖了eDP物理层最核心的三个要素：差分信号、Lane数、速率等级。从Source到Sink，每一条差分对构成一条Lane，而Lane上的速率等级决定了实际吞吐。画这张图时我特意把差分信号细节和配置关系并排放——因为你实际调试时，这三个维度会同时影响你的链路是否稳定。
嗯，到这里，物理层的基本骨架你已经有了。记住，eDP物理层不是纸上谈兵的东西。你去拿示波器戳一下PCB上eDP差分对，看一眼眼图，就什么都明白了。如果眼图里没睁开，读再多的spec也修不好。