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eDP面板水平垂直时序计算与验证

共计 30 章节
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01
eDP接口标准概述
版本演进 · 应用场景 · 物理层基础
eDP接口标准概述
02
eDP物理层详解
差分信号 · lane数 · 速率等级
eDP物理层详解
03
eDP协议层
主链路 · 辅助信道（AUX） · 热插拔检测
eDP协议层
04
eDP时序参数总览
水平 · 垂直 · 时钟
eDP时序参数总览
05
像素时钟频率计算
分辨率 · 刷新率 · blanking
像素时钟频率计算分辨率
06
水平时序
Hactive · Hfrontporch · Hsync
水平时序Hactive
07
垂直时序
Vactive · Vfrontporch · Vsync
垂直时序Vactive
08
同步信号极性
HSync/VSync极性与数据对齐
同步信号极性HSync/VSync
09
数据速率计算
每lane速率 · 总带宽 · 色深
数据速率计算lane
10
eDP链路训练与均衡
CTLE · FFE · DFE
eDP链路训练
11
时序裕量分析
建立时间 · 保持时间 · 抖动
时序裕量分析建立时间
12
差分阻抗匹配
100欧姆差分阻抗 · PCB设计考虑
差分阻抗匹配100欧姆差分阻…
13
eDP与LVDS对比
时序参数差异与兼容性
eDPLVDS
14
时钟数据恢复（CDR）在eDP中的作用。
时钟数据恢复（CDR）在eDP中的作用 · 核心概念 · 实践要点
CDReDP
15
时序约束概述
约束类型 · 目的 · 常用工具
时序约束概述约束类型
16
FPGA中eDP接口的时序约束文件（SDC/XDC）。
FPGA中eDP接口的时序约束文件（SD… · 核心概念 · 实践要点
FPGAeDP
17
输入延迟约束
set_input_delay用于接…
输入延迟约束set
18
输出延迟约束
set_output_delay用于…
输出延迟约束set
19
虚拟时钟与生成时钟在eDP约束中的应用。
虚拟时钟与生成时钟在eDP约束中的应用 · 核心概念 · 实践要点
eDP虚拟时钟
20
多周期路径与假路径约束。
多周期路径与假路径约束 · 核心概念 · 实践要点
多周期路径假路径约束
21
异步时钟域处理
AUX与主时钟域
异步时钟域处理AUX
22
时序分析报告解读
slack · setup/hold · 报告路径
时序分析报告解读slack
23
常见时序违例及解决方法。
常见时序违例及解决方法 · 核心概念 · 实践要点
常见时序违例解决方法
24
eDP链路速率与FPGA时钟频率匹配计算。
eDP链路速率与FPGA时钟频率匹配计算 · 核心概念 · 实践要点
eDPFPGA
25
实际案例
1080p@60Hz eDP发送端时…
实际案例Hz
26
实际案例
4K@60Hz eDP接收端时序约束
实际案例Hz
27
仿真验证
时序仿真与后仿真
仿真验证时序仿真
28
板级调试
示波器测量eDP时序参数
板级调试eDP
29
eDP接口的EMI/ESD考虑与时序影响。
eDP接口的EMI/ESD考虑与时序影响 · 核心概念 · 实践要点
eDPEMI/ESD
30
未来趋势
eDP1.5/eDP1.6 · 高刷新率 · 多lane
未来趋势eDP1.5/eDP1.…