第二章 信号完整性基础：传输线理论、反射与阻抗匹配

2.1 传输线：信号不是瞬间到达的

很多刚入行的硬件工程师会以为，只要芯片输出一个电平，另一端马上就收到了。其实不是这样。

信号在PCB上传播，靠的是电场和磁场交替建立。这个速度大约是光速的40%到70%，取决于板材。换句话说，每英寸大约需要150到200皮秒。你想想看，如果走线长度超过信号上升沿的六分之一，就不能再当普通导线看了——它变成了一根传输线。

我见过有工程师拿着一块高速板，eDP信号眼图完全张不开。查了半天，就是没把走线当传输线处理。后来改成了差分阻抗控制，问题直接消失。

2.2 三大核心参数

传输线理论里，有三个东西必须记住：

• 特性阻抗 Z₀——线上的固有阻抗，由线宽、铜厚、介质高度、介电常数决定。eDP差分对通常要求100Ω。
• 传播延迟 Tpd——信号每单位长度的延迟时间。FR4上大约150 ps/inch。
• 反射系数 Γ——当负载阻抗和特性阻抗不匹配时，信号会反弹。公式是 (Z_load - Z₀) / (Z_load + Z₀)。

2.3 反射：你不想要的回声

反射是什么？说白了就是信号走到终点，发现阻抗不对，一部分能量被弹回来。这个弹回来的波和原波叠加，波形就变形了——过冲、下冲、振铃，都来了。

反射系数 Γ 能直接告诉你反弹多少：

• Γ = 0 → 完美匹配，没有反射。
• Γ = 1 → 开路，信号全反射。
• Γ = -1 → 短路，信号全反射且极性翻转。

我在项目里碰到过一次，一款笔记本的eDP屏在低温下闪屏。量波形发现接收端过冲超过1V。原因是PCB加工偏差导致差分阻抗跑到了85Ω，而源端和终端都是100Ω设计。反射系数 (85-100)/(85+100) ≈ -0.08。虽然不大，但来回反射几次，振铃叠加起来就严重了。

2.4 阻抗匹配：让信号没有“回头路”

要消除反射，就得让源端、传输线、负载端三者的阻抗保持一致。

eDP是差分信号，所以重点是差分阻抗。常见匹配方式有三种：

匹配方式	典型电路	适用场景	我踩过的坑
源端串联匹配	输出端串一个电阻Rs，Rs + Z_out = Z₀/2（单端）	点到点、时钟信号	电阻焊错封装，0805焊成0603，匹配失效
远端并联匹配	接收端对地并联电阻，阻值等于Z₀	终端端接、DDR数据线	功耗大，eDP上一般不用
差分AC匹配	差分对正负端之间接100Ω电阻，并串隔直电容	eDP、HDMI、USB等高速差分	电容容值选太大影响低频摆幅

2.5 差分传输线的独特之处

eDP用的是差分信号，不是单端。差分对有两个关键参数：

• 差分阻抗 Z_diff ≈ 2 × Z₀（奇模阻抗）。eDP要求100Ω ±10%。
• 共模阻抗 Z_common，这个一般不做严格匹配，但走线要对称。

为什么要用差分？因为抗共模噪声强。两个信号走在一起，外部干扰同时耦合到两条线上，接收端只取差值，干扰就抵消了。

嗯，这里要注意：差分对的等长和等间距非常关键。不等长会导致共模转差模，产生EMI。我以前有个项目，eDP走线长度差了20mil，眼图直接闭合。后来把蛇形线补齐，才过认证。

2.6 传输线拓扑与串扰的关系

同一层上走多条传输线，电磁场会互相耦合，这就是串扰。串扰分近端串扰（NEXT）和远端串扰（FEXT）。

单端线之间串扰很大。差分对内部两条线紧耦合，对外辐射小，但差分对之间如果间距不够，串扰照样严重。eDP是多通道差分总线（通常4条主链路lane），每条lane间距至少要保持3倍线宽。

2.7 本章知识体系：一张图看懂

下面这张图把传输线、反射、阻抗匹配、串扰的关系串起来了。看完你就知道每部分的位置。

2.8 实际设计检查清单

每次评审eDP设计时，我会按下面几条过一遍：

1. 层叠确认——参考层完整，没有跨分割。eDP走线下面不能有镂空。
2. 阻抗计算——用SI9000/Polar算好线宽线距，和板厂确认目标100Ω。
3. 等长控制——同一对差分内等长 ≤5mil，不同lane之间 ≤20mil。
4. 间距检查——lane间距 ≥ 3倍线宽，和时钟/复位线距离 ≥ 5倍线宽。
5. 匹配电阻——接收端放100Ω差分电阻，尽量靠近焊盘。
6. AC耦合电容——靠近发送端，容值100nF，封装0402，避免stub过长。

传输线理论听起来抽象，但说白了就是一句话：信号有速度，也有性格。你尊重它的特性阻抗，它就不跟你闹反射。