4. 握手时序的常见异常模式归纳总结

做AUX通道调试这些年，我见过最多的不是因为协议复杂，而是时序上的“小毛病”反复发作。有些问题藏得深，一查就是半天。我把最常见的几种异常模式拎出来，按出现频率排个序，你对照自己的波形，基本能定位个七七八八。

4.1 模式一：AUX_DEFER 信号悬空或未按要求拉低

AUX_DEFER 是对方端口的“忙”信号。按理说，发起方必须先检测到这个信号处于有效低电平，才能开始真正的数据传输。

诊断方法很简单：用示波器看 AUX_DEFER 信号，重点检查空闲时的电平是否稳定在 GND 附近（<0.8V）。如果看到浮空噪声，加一个 10kΩ 下拉电阻到地。

4.2 模式二：AUX_SYNC 时钟脉冲宽度不满足最小要求

AUX 通道的同步信号通常要求一个完整的时钟脉冲，低电平时间不能低于 2 个连续采样周期。你想想看，如果主控发出来的 SYNC 脉冲宽度只差 5ns，接收端采样可能就错过了。

我记得有个原型验证板的案例：代码仿真全部通过，一到实际板上就有 5% 的概率丢包。后来用示波器量 SYNC 信号，发现脉宽只有 38ns，而接收端的 FPGA 内部采样时钟是 25ns 周期。实际有效采样窗口只有 13ns，稍有抖动就落在边沿上。

修法：调整主控的 SYNC 发射脉宽寄存器，从 40ns 改成 60ns。同时接收端做双边沿采样，用异步 FIFO 缓存。

4.3 模式三：AUX_READY 信号的建立/保持时间违规

AUX_READY 是数据有效指示信号。接收方靠着它在时钟边沿锁存数据。如果 READY 变换时机和时钟边沿太近，就会进入亚稳态。说白了，就是时序余量不够。

如果在实测中发现数据偶尔错位，先看 READY 边沿相对时钟的位置。我用惯的招数是：在示波器上打开“无限余辉”，把触发点放在时钟上升沿，统计 READY 边沿抖动分布。如果抖动范围超过建立时间，必须在接收端加两级同步寄存器。

4.4 模式四：总线“争用”导致信号畸变

AUX 通道很多时候是多主半双工总线。如果一个节点还没释放总线，另一个节点就开始驱动，两个驱动器同时抢线，信号瞬间变成奇怪的中间电平。这种现象我叫它“打架”。

// 诊断代码片段：读取总线状态寄存器
if (bus_state == BUS_BUSY) {
    delay_us(5);  // 等待释放
    if (bus_state == BUS_BUSY) {
        // 大概率发生争用，记录错误统计
        error_count++;
        // 复位总线控制器
        reset_aux_controller();
    }
}

4.5 模式汇总与对策一览

下面这张表格总结了四种常见异常模式的核心特征、诊断手段和推荐对策。你可以把它打印出来贴在工位上。

4.6 一张图理清异常分类

我自己整理过一张分类图，把时序异常从根因上分成三大类。你看一眼就能知道自己碰上的属于哪一类。

拿这张图去排查，先看信号波形属于哪一类，再对号入座。电气类的先查电阻和走线，时序类的先看波形余量，协议类的重点检查状态机跳转和超时计数。