第2章 传输线基础：类型与信号传播机制
我记得刚转做高速设计那会儿，对“传输线”这个概念其实挺模糊的。总觉得不就是一根走线嘛，能有多玄乎？直到有一次调试一个DDR3项目，同样的拓扑结构，跑533MHz没问题，一上到667MHz就各种不认内存条。我换了好几版Layout，最后发现是两侧的微带线没有按传输线来处理——嗯，从那以后我再也不敢小看这个基础了。
说白了，当信号的上升沿时间小于2.5倍的飞行时间时，PCB上的走线就不再是普通的导线了，而是传输线。这时候你量它的直流阻抗只有几十毫欧，但对高速信号来说，它表现出的阻抗特性却是几十欧姆，这完全是由信号的传播机制决定的。
关键阈值：当信号边沿时间 tᵣ ≤ 2.5 × 走线延时 Td 时，必须按传输线处理。比如FR4板材上，1英寸走线的延时大约165ps，那么当 tᵣ ≤ 412ps（约对应850MHz时钟的基频）时，这根走线就是传输线。
2.1 两种传播模式：TEM与准TEM
高速信号在PCB上是怎么跑的？你想象一下，它不是在导线里“流动”，而是在两根导体之间的介质里以电磁波的形式传播。这里面就有两种模式。
- TEM波（横电磁波）：电场和磁场完全垂直于传播方向。这是最理想的情况，速度和频率无关。带状线（Stripline）就工作在纯TEM模式下。
- 准TEM波：电场和磁场基本垂直于传播方向，但有一点点平行分量。为什么呢？因为微带线的电磁场一部分在介质里，一部分在空气中，两种介质的介电常数不一样，导致波的速度在介质和空气中不同。这就会产生一点点纵向场分量。不过我们通常还是按TEM来近似分析，误差在工程上可以接受。
我的一个经验：在处理10Gbps以上的信号时，我建议尽量用带状线。因为准TEM模式下微带线的传播速度会随频率略微变化，虽然很小，但在超高速设计中这一点“色散”可能会让眼图闭合。我自己在25Gbps项目里吃过这个亏。
2.2 三种核心传输线结构
PCB上常用的传输线就三种：微带线、带状线和共面波导。我分别说一下。
2.2.1 微带线
微带线就是走线在表层，下面有一层完整的参考平面（一般是GND或电源层）。它的电磁场分布不对称——上面是空气，下面是介质。这个特点决定了它的特性阻抗计算式不是简单的线性关系。
- 优点：容易调整、容易测试、连接器件方便。
- 缺点：对外部干扰敏感，而且电磁场会向空间辐射，走线本身就是天线。
- 常见阻抗：50Ω单端，100Ω差分。
实际项目中，表层走线我一般会包地，或者在两侧加一排过孔。不是为了好看，是为了减小边缘场效应和串扰。
2.2.2 带状线
带状线把走线夹在两个参考平面之间。这相当于一个“三明治”结构，电磁场被完全封闭在介质里。你想想看，它的EMI性能会好很多。
- 优点：屏蔽好、串扰低、传播特性干净。
- 缺点：走线在中间层，测试困难、修板麻烦。
- 常见阻抗：50Ω单端。
我个人习惯，在布线密度允许的情况下，高速信号尽量走带状线。尤其是时钟线和复位线，宁可多打两层过孔，也要把它们埋进内层。
2.2.3 共面波导
共面波导的结构有点特别：走线在表层，两侧有等间距的GND铜皮，走线和GND在同一层。有些设计会在走线下面再加一层参考平面（称为“共面波导带地”CPWG）。
- 优点：阻抗控制精确、隔离度好、适合射频前端。
- 缺点：占面积大、需要大量的Stitching via。
- 常见阻抗：50Ω单端。
避坑指南：我曾经在一个5.8G WiFi的项目里用了CPWG结构，结果测试发现阻抗偏低。查了半天，原因是两侧GND铜皮离走线太近了，而且下面的参考平面距离太大，导致等效介电常数偏大。嗯，共面波导的参数比较敏感，建议先用场求解器仿真再发板。
2.3 特性阻抗：传输线的灵魂参数
为什么我们说传输线要控制50Ω？不是因为它有什么物理意义，而是工程上的一个折中——功率容量和衰减的最佳平衡。
特性阻抗Z₀是由传输线的几何尺寸和材料特性共同决定的：
- 线宽 W
- 介质厚度 H（走线到参考平面的距离）
- 介电常数 εᵣ
- 铜箔厚度 t
对一个标准的微带线，Z₀可以近似为：
Z₀ ≈ 87 / sqrt(εᵣ + 1.41) × ln(5.98H / (0.8W + t))注意这是经验公式，在100MHz以上时基本够用。硬要较真的话，最好用场求解器算一下。
2.4 信号传播速度与延时
信号在传输线里跑的速度，完全取决于介质的介电常数。空气中光速大约是12英寸/纳秒（约30cm/ns），而在PCB介质中，速度会被“拉慢”。
| 材质 | 相对介电常数 εᵣ | 传播速度（约，英寸/ns） | 每英寸延时（ps） |
|---|---|---|---|
| FR-4 | 4.2 ~ 4.8 | 5.5 ~ 5.8 | 约172 ~ 182 |
| RO4350B | 3.48 | 6.4 | 约156 |
| Megtron 6 | 3.4 ~ 3.6 | 6.3 ~ 6.5 | 约154 ~ 159 |
| PTFE (Teflon) | 2.2 | 8.0 | 约125 |
注意这个延时：在FR4上，每英寸大约175ps。举个例子，一颗DDR3芯片的地址信号如果需要等长到±50ps以内，对应的走线误差就不能超过0.3英寸——也就是7.6毫米。嗯，这时候手工布线很难做到了，必须靠EDA工具来做蛇形线等长。
2.5 损耗：信号在传输线上会变弱
传输线损耗分两种：导体损耗和介质损耗。导体损耗就是电阻发热——趋肤效应让高频电流只走铜箔表面。介质损耗是电场在介质中反复极化，一部分能量变成热能白白浪费掉了。
我放一张图来帮你建立直觉：
2.6 四个必控参数
做高速走线设计，核心要盯住下面四个东西：
- 特性阻抗 Z₀：目标偏差±10%以内。56Gbps以上的设计，我建议控制在±5%。
- 传播延时 Td：决定了等长的物理约束。DDR走线用Td算等长比用长度更准。
- 衰减 α：包括导体损耗和介质损耗。25Gbps以上，介质损耗（Df值）成了主要矛盾。
- 传播速度 v：受εᵣ影响，同一种板材的内外层走线速度有差别。
小技巧：我建议Layout工程师在设计初期就把走线的“延时预算”标出来。比如一根DQS信号要求在±50ps以内等长，与其等画完了再跑规则检查，不如一开始就按每英寸175ps算好物理长度上限——这样可以少走很多弯路。
2.7 避坑总结
这一章讲的内容其实都是在为后面章节的“阻抗控制”做铺垫。我自己踩过的坑列几条给你参考：
- 表层走线用微带线没问题，但一定要注意参考平面完整。我有一次在BGA扇出区域，VCC平面被切得很碎，结果同一根微带线在不同段阻抗跳了10Ω。
- 带状线好是好，但两侧的参考平面距离一定要均匀。不对称会导致奇模阻抗和偶模阻抗不一致，差分信号会转成共模。
- 共面波导的GND铜皮要打足够多的过孔到内层地平面。我见过一个项目，两侧GND铜皮如孤岛一般，结果共面波导既不“共面”也不“波导”，纯粹变成了辐射天线。
嗯，先讲到这儿。把传输线的类型和传播机制吃透，后面的阻抗控制、端接策略才说得上话。