3. 层叠设计：结构决定阻抗
层叠设计，说白了就是决定走线在PCB的哪一层、距离参考层有多远。很多新手觉得层叠是硬件工程师的事，跟我信号完整性没关系。我刚开始也这么想。
结果呢？有一次调板，信号反射得一塌糊涂，算来算去就是阻抗不对。后来一查，层叠结构设计不合理，导致参考层回流路径断裂。嗯，吃一堑长一智。从那以后，我花在层叠规划上的时间比画线还多。
3.1 微带线与带状线：两种核心结构
PCB走线本质上就两种结构：微带线和带状线。所有阻抗计算都会回到这两种模型上。
| 结构类型 | 描述 | 常见场景 | 我个人的倾向 |
|---|---|---|---|
| 微带线 | 走线在表层，底部是参考层，上方是空气（或阻焊层） | 表层走线、RF前端 | 表层利于调试，但串扰控制更难 |
| 带状线 | 走线在内层，上下都有参考层，完全埋在介质里 | 高速总线、DDR、差分对内 | 我更推荐高速信号走内层，屏蔽好 |
你想想看，微带线一边是空气（εr≈1），一边是FR4（εr≈4.2），有效介电常数很难精准。带状线两边介质一致，有效介电常数更稳定，仿真结果也更靠谱。
3.2 介质厚度：阻抗敏感的“一级变量”
影响阻抗最大的因素是什么？答案是介质厚度（H）。
走线到参考层的厚度每变化1mil，阻抗可能变化3~5Ω。我在项目中遇到过一件事：压合后的介质厚度比设计值薄了1.5mil，计算出的50Ω线宽直接变成了56Ω。板厂说公差±10%，但就是这10%让我整个链路都匹配不上了。
为什么介质厚度影响这么大？
- H增大 → 电场扩散到更远 → 阻抗升高
- H减小 → 电场被束缚在参考层附近 → 阻抗降低
公式虽然复杂，但你可以简单理解为：阻抗 ≈ 87 × ln(5.98 × H / (0.8 × W + t)) / √(εr)。H在公式的对数项里，“权重大得很”。
3.3 铜厚与线宽：越厚越宽？
普通FR4的铜箔标称是1oz（约35μm）或0.5oz（约18μm）。铜厚影响阻抗的原理很直观：铜越厚，截面越大，单位长度电感/电容变化，阻抗就会往下掉。
我做过一组对比实验，1oz和0.5oz的铜箔，目标阻抗50Ω，算出来的线宽差了将近4mil。你没看错，1oz的铜需要更细的线来达到相同阻抗。但线太细又担心蚀刻成品精度和载流能力。
所以我的习惯是：
- 优先选用0.5oz铜箔走信号层（线宽控制更容易）
- 电源/地层用1oz铜箔（过电流能力强）
- 特殊高频需求考虑0.25oz铜箔（线宽不会太细）
| 铜厚（oz） | 标称厚度（μm） | 对阻抗的影响趋势 | 我的点评 |
|---|---|---|---|
| 0.25oz | ≈9μm | 阻抗偏高，线宽控制宽松 | 高频小信号可以试试 |
| 0.5oz | ≈18μm | 阻抗适中，易于设计 | 我推荐的主力型号 |
| 1oz | ≈35μm | 阻抗偏低，线宽需收窄 | 仅用于电源/地层较好 |
3.4 阻焊层：别忽略的“小东西”
很多人做阻抗仿真只算裸铜，算完就完。但实际PCB表层会覆盖阻焊油墨。阻焊层厚度一般在0.5~1.5mil，相对介电常数约3.5~4.0。它会轻微改变有效介电常数，让微带线的阻抗降个3~5Ω。
我曾经就吃过这个亏。板子回来阻抗实测比仿真低了很多，百思不得其解。后来亲眼看着板厂的阻焊层厚薄不一致，才意识到问题。所以我现在仿真时一定会把阻焊层也算进去。
给两个实用建议：
- 如果板厂不提供阻焊参数，可以在仿真中按1mil厚度、εr=3.5估算。
- 对于阻抗非常敏感的设计（比如100Ω差分），一定要要求板厂“阻焊厚度控制在1mil以内”。
3.5 层叠结构对阻抗影响的关系图
下面这张图概括了层叠各要素与阻抗的核心关系。你可以快速对照看自己对应的参数在哪个环节。
3.6 层叠设计的几个实战建议
说了一大堆理论，到底该怎么选层叠？我总结了几条能直接用的经验。
- 优先对称设计：多层板层叠最好对称（比如4层：信号-地-电源-信号）。不对称压合后容易翘曲，且介质厚度失真。
- 信号层紧贴完整参考层：别把高速信号放在和GND隔了厚芯板那一侧。参考层距离越近，回流路径越短，EMI也越少。
- 给阻抗计算留下调整空间：我一般会让仿真结果往目标值±2Ω靠，然后跟板厂沟通他们实际的介质厚度和铜厚，再用精确值验算一遍。
- 差分对内等长不是唯一：差分阻抗更依赖两线之间的间距（S）。但如果层叠不均匀，S再准也没用。我记得有一个8层板项目，就是内层介质厚度分布不均，导致一对100Ω差分，走线间距调了3版都没固定住。
层叠设计是阻抗控制的第一步，也是最关键的一步。介质厚度、铜厚、阻焊层，每一个细节都会决定最终阻抗的准确性。拿不准的时候，提前跟板厂对参数，别自己想当然。