📚 课程目录第1章 SerDes系统概述

1. SerDes系统概述

SerDes，说白了就是串行器/解串器。把并行数据转成串行发出去，收端再把串行转回并行。
不过，今天我不想讲那些教科书定义。
我想聊聊背后的信号传输逻辑。你只有搞懂信号在板上怎么走的，才能明白为什么非要配那堆CTLE、DFE寄存器。

早年芯片之间传数据，靠并行总线。
我记得2008年做第一个FPGA项目，DDR接口走十几根线，速率667Mbps。布线得等长，时序要反复调。
速率一上Gbps，并行搞不定了。问题出在Skew（时滞）上——每根线延迟不一样，接收窗越来越窄。

SerDes把多根并行线变成一对差分线。数据在单通道上串行传输，再用时钟恢复（CDR）把时序对齐。
这里引入一个关键概念：码间干扰（ISI）。
信号经过信道（PCB走线、连接器）时，高频分量被衰减，相邻码元互相污染。

我的小经验：
在项目里判断SerDes链路好坏，最快的方法是看"眼图"——眼睛睁得够大，说明ISI小，链路干净。

一个典型的SerDes包含两大部分：PCS（物理编码子层）和PMA（物理介质附着层）。

你想想看，发送端把并行数据变成串行比特流，经过TX驱动器和阻抗匹配网络送出去。接收端先要经过一个模拟均衡器（比如CTLE），然后CDR把时钟和数据对齐，再送到数字域。

这里有个常被忽略的点——阻抗匹配。我曾在某款10G背板上遇到误码率怎么都降不下去，最后发现是过孔残桩导致阻抗不连续。信号反射破坏了眼图。

小心：
SerDes链路中，每一段阻抗突变都会带来回损。0.5dB的回损，在10Gbps上可能导致眼高下降20%。
我曾经因为过孔没做背钻，白白浪费了两周调试时间。

下表整理了几个常见SerDes协议的典型链路参数：

协议	单通道速率	编码方式	典型链路损耗预算	均衡需求
PCIe Gen3	8 Gbps	128b/130b	~20 dB	中等
PCIe Gen4	16 Gbps	128b/130b	~28 dB	强
10GBASE-KR	10.3125 Gbps	64b/66b	~25 dB	需要CTLE+DFE
25GBASE-KR	25.78125 Gbps	64b/66b	~30 dB	CTLE+自适应DFE

为什么会这样？
速率越高，PCB介质的损耗越大，ISI越严重。
你看看25G那条线，损耗预算30dB，只用CTLE根本扛不住，必须上DFE。

信号从TX输出，到RX输入，中间经过的物理信道可以简化为一个低通滤波器。
高频分量衰减更快。
我习惯把这个过程理解成能量扩散——一个理想的方波脉冲，经过信道后会变成又矮又胖的波形，拖了长尾巴。拖尾就是ISI的来源。

来看看典型的SerDes链路模型：

从SVG图可以清楚看到：信号从TX出发，经过PCB信道损耗20~30dB，到RX模拟前端先做CTLE补偿，再由CDR恢复时钟、DFE消除残留ISI。最后恢复出干净数据。

画重点：
CTLE是线性均衡器，补偿信道的高频衰减。
DFE是非线性均衡器，消除拖尾带来的ISI。
两者配合才能解决高速链路的问题。只配其中一个，很难跑通25G以上链路。

小时候刚开始做SerDes，我天真地以为只要信号能到接收端就行。
结果第一次调10G链路，眼图完全是闭的——没开均衡器，信号根本认不出来。

信道损耗的本质是趋肤效应和介质损耗。
趋肤效应让高频电流只在导体表面走，有效电阻增大。介质损耗在FR4板材上更明显，25G速率下每英寸损耗1dB以上。
你想想，30dB衰减意味着信号幅度只剩原来的3%。

所以均衡器不是锦上添花，是必须品。
高速SerDes接收端都内置了可编程CTLE和DFE。调好这两个参数，误码率从10⁻³降到10⁻¹²都不是问题。
我第一次调通25G链路时，看着误码率从红色变成绿色，那种感觉——嗯，很爽。

  核心要点总结：

SerDes解决并行总线的Skew和覆盖范围限制。

信号在PCB信道中遭受高频衰减，产生ISI。

接收端必须使用均衡器（CTLE + DFE）补偿信道损耗。

阻抗匹配和损耗预算是链路设计的关键。

调SerDes就像调音响的高音和低音。
CTLE类似高音增强，把被衰减的高频提上来。
DFE像主动降噪，把前一个音符的混响消除掉。
调对了，声音清晰；调错了，噪声一片。

到后面几章，我会手把手带你配置CTLE和DFE的寄存器，告诉你每种寄存器值的含义和调试方法。
但千言万语一句话：先把链路模型搞明白，再动手调参数。
路走对了，事半功倍。