传输线理论：特性阻抗、传播延迟与反射

做高速PCB设计，说白了就是在跟时间赛跑。信号跑得够快、够稳吗？反射会不会把波形搞乱？这些问题都绕不开一个基础——传输线理论。我入行那会儿，觉得不就是布线嘛，哪来那么多玄学。结果第一次调DDR3时序，看着眼图乱成一团，才老老实实翻回书本补课。

好，咱们直接切入正题。这一章把三个核心概念讲透：特性阻抗、传播延迟、反射。它们就像高速信号的“三驾马车”，一个没整明白，整个链路都难受。

1. 特性阻抗 — 传输线的“身份ID”

特性阻抗，记作 Z₀，是传输线在无反射情况下呈现的等效电阻。注意，它不是直流电阻，而是高频下的分布参数结果。我在项目中遇到过一哥们，把微带线的Z₀算成50Ω，结果板子回来测出来只有42Ω，眼图直接闭合。

特性阻抗由四个因素决定：

• 线宽 (W) — 越宽，Z₀越低
• 介质厚度 (H) — 越厚，Z₀越高
• 介电常数 (εr) — 越高，Z₀越低
• 铜厚 (T) — 影响较小，但高频下不能忽略

常用的计算公式（微带线近似）：

Z₀ ≈ [87 / sqrt(εr + 1.41)] × ln(5.98H / (0.8W + T))   (单位：Ω)

实际项目中，我习惯用 Polar SI9000 或 HyperLynx 的场求解器算得更准。但手算能帮你快速判断趋势——线宽粗了还是细了，一眼就能看出来。

2. 传播延迟 — 信号到底跑了多久

传播延迟（Tpd）就是信号在传输线上走单位长度所需要的时间。单位通常是 ps/inch 或 ps/mm。它只跟介质有关，跟线宽、铜厚关系不大。

公式很简单：

Tpd = sqrt(εr) / c

其中 c 是光速（约 3×10⁸ m/s）。换成工程单位：

• FR4 材料（εr≈4.2）：Tpd ≈ 180 ps/inch
• 低损耗材料（εr≈3.0）：Tpd ≈ 150 ps/inch
• 纯空气：Tpd ≈ 85 ps/inch

我曾经踩过一个坑：做10Gbps背板，总长20英寸，用了FR4，以为时序裕量够。结果算下来传播延迟比预算多了300ps，眼图闭合了一半。后来换成Megtron 6才搞定。

传播延迟对长度匹配影响巨大。DDR3的地址/控制组要求等长误差 ±10mil，换算成时间差大概 ±1.8ps（FR4）。你想想看，如果一根走线走了15英寸，另一根只走了14.5英寸，时间差就有90ps，DDR3的建立保持时间可能只有几十ps，根本hold不住。

3. 反射 — 阻抗不匹配的“回弹效应”

反射，就是信号走到阻抗突变处，一部分能量被弹回去。反射系数 Γ 表示反射电压与入射电压的比值：

Γ = (Z_load - Z₀) / (Z_load + Z₀)

如果 Z_load = Z₀，Γ=0，无反射。如果 Z_load = ∞（开路），Γ=1，全反射，电压翻倍。如果 Z_load = 0（短路），Γ=-1，电压反相全反射。

反射带来的后果：过冲、下冲、振铃，严重的会导致误触发甚至烧毁输入缓冲。我见过一个案例，某FPGA的DDR接口因为末端端接电阻焊接虚焊，导致信号反射到源端，把驱动器的输出级搞坏了。

解决反射的典型方法：

1. 源端匹配 — 在驱动端串联一个电阻（通常22Ω~33Ω），让输出阻抗加上串联电阻等于Z₀。我最常用。
2. 末端匹配 — 在接收端并联电阻到GND或VTT，常见于DDR的VTT端接。
3. AC匹配 — 串个电容再加电阻，只匹配交流信号，适合时钟链路。

三者如何联动？

特性阻抗决定反射系数，传播延迟决定反射回来的时间。整个链路就像一根弹簧：信号从源端弹出，遇到不匹配点反弹，来回震荡直到能量耗完。下面这张图帮你理清关系：