高速PCB基础：信号完整性概念与高速设计挑战
大家好，我是老周。干高速PCB这行快二十年了。今天咱们聊聊最基础的东西——信号完整性。别嫌基础，我见过好多项目翻车，都是基础没打牢。
什么是信号完整性？
信号完整性，简称SI。说白了，就是信号从驱动端发出，经过传输路径，到达接收端时，还能保持正确的波形和时序。你想想看，如果信号到了接收端已经歪七扭八、时序错乱，那整个系统就没法正常工作。
我记得刚入行那会儿，画过一块DDR2的板子。仿真都过了，结果一上电，内存读写经常出错。折腾了三天，最后发现是走线长度差太多，导致数据线飞行时间不一致。嗯，从那以后我就把SI放在第一位了。
信号完整性三要素
我把SI拆成三个维度去理解：
- 波形完整性 – 信号幅值、上升沿、下降沿不畸变
- 时序完整性 – 信号到达接收端的时间在允许窗口内
- 噪声容限 – 信号能容忍多少外来干扰而不出错
你可能会问：这三者是不是独立？其实不是。波形变坏会直接吃掉时序余量，时序歪了又容易引入噪声。牵一发而动全身。
高速设计挑战：哪些东西在“作妖”？
现在芯片速率越来越高，DDR5跑6400 MT/s，SerDes动不动就是28 Gbps。信号一快，原来那些“不关事”的物理效应全出来了。我列几个最常见的“敌人”：
| 挑战 | 表现 | 根本原因 |
|---|---|---|
| 反射 | 信号过冲、下冲、振铃 | 阻抗不连续，部分能量反弹 |
| 串扰 | 相邻走线互相干扰，产生噪声 | 电场/磁场耦合（容性/感性） |
| 损耗 | 高频信号幅度衰减，眼图闭合 | 导体损耗 + 介质损耗 |
| 时序偏差 | 同组信号延时不一致 | 长度不匹配、过孔偏差、工艺差异 |
| 电源噪声 | 电源纹波耦合到信号上 | PDN阻抗过高、去耦不足 |
高速信号什么时候才算“高速”？
有个简单的经验法则：当信号上升时间小于传输线延时的2倍时，就必须按高速处理。
换算一下：Tr / 2 < Td。比如上升沿100 ps，走线延时如果大于50 ps，就要考虑传输线效应了。FR4上信号走线延时大概是6 ps/cm。那100 ps上升沿对应临界长度大概是8 cm左右。
高速设计挑战的层次关系
为了方便理解，我画了一张图，把各挑战之间的递进关系梳理清楚。你看，底层问题如果不解决，上层必然出问题。
一个过来人的避坑清单
理论说完了，分享几个实战中容易犯的错：
- 忽略过孔的影响。 我曾经在DDR4设计中，数据线打了两个过孔换层，结果单根线的延时多出来15 ps，同组其他走线只多了3 ps，飞行时间差直接超标。后来我规定所有DDR数据线必须同层走，不换层。
- 认为仿真=实测。 仿真模型再准，也不可能100%反映板材介电常数随频率的变化、铜箔粗糙度。我习惯仿真结果至少留20%的余量。
- 串扰只看近端。 远端串扰在高频时同样要命。我见过一份报告，只给了近端串扰，实测高速信号远端串扰比近端还大2 dB，直接导致眼图闭合。
- 忘记参考平面。 高速走线必须要有连续的回流路径。我在一块板上为了节省空间，在信号层下方挖空了一块地平面，结果那条线的辐射干扰了整个电源模块。
高速PCB设计的思维方式
我总结一下，面对高速设计，你要切换成“场”的思维，而不是“路”的思维。别只盯着原理图上的连线。每一段走线都是传输线，每一个过孔都是一个阻抗突变点，每一块铜皮都可能是天线。
嗯，今天的基础就聊这么多。记住一个原则：先搞定SI，再讲其他。后面的章节我们会深入长度匹配、连接器选型这些具体方法。到时候你会发现，所有技巧的根基都在这第一章里。