3. 插损（Insertion Loss）基础

说起高速链路，大家最先碰到的对手，就是插损。我入行那会儿，第一块高速板子调不通，老板丢过来一句话：“去把插损曲线拉出来看看。”那时候我才真正意识到，这玩意儿是所有信号完整性问题的根。

插损这名字听着有点吓人，说白了就是信号从发送端走到接收端，路上被吃掉的那部分能量。你想想看，信号在PCB上跑，就像电流在电线里走，一路总得损失点啥。插损就是量化这个损失的关键指标。

3.1 插损的定义

插损的官方定义，是指信号通过某个传输通道后，输出功率相比输入功率的衰减量。数学上表示为：

IL(dB) = -10 * log10(P_out / P_in)

其中 P_in 是输入功率，P_out 是输出功率。注意公式前面有个负号，所以插损值越大，表示信号衰减越严重。比如 -3dB 意味着信号功率只剩一半。

我习惯把插损看成“信号在路上交的过路费”。你发一个 1V 的信号，到了接收端可能只剩 0.7V，这中间的 0.3V 就是被各种链路元件吃掉的。

3.2 插损的单位：dB 到底是什么？

dB 是对数单位，用来表示两个功率的比值。为什么用对数？因为信号从发射端到接收端，衰减可能从几 dB 到几十 dB 不等，这种跨度用线性坐标根本没法画。

这里给出几个常用换算关系：

dB 值	功率比 (P_out/P_in)	电压比 (V_out/V_in)	通俗理解
-1 dB	0.79	0.89	轻微衰减
-3 dB	0.50	0.71	半功率点
-6 dB	0.25	0.50	电压掉一半
-10 dB	0.10	0.32	差一个数量级
-20 dB	0.01	0.10	信号基本没了

我记得刚学 SI 那会儿，老记不住 -3dB 和 -6dB 的区别。后来我一个老同事教了句口诀：“3dB 功率半，6dB 电压半。”一下就记住了。

3.3 插损的来源：都有谁在“吃”我的信号？

信号在高速链路上跑，遇到的每个环节都会贡献插损。我把这些来源总结成四大类：

3.3.1 PCB 走线

这是插损的最大贡献者，尤其是高频信号。铜箔的趋肤效应会让信号集中在表面走，等效阻抗增大；介质材料的偶极子在高频下来回震荡，也会消耗能量。走线越长，频率越高，插损越大。

我做过一个 25Gbps 的项目，背板走线长了 5 厘米，结果眼图直接闭上了。最后硬是把走线绕回来，才把链路跑通。

3.3.2 连接器

连接器是链路中的“断点”。信号从PCB进入连接器，再出来，中间阻抗难免突变，加上接触电阻和寄生电容，都会贡献插损。

不同连接器的插损差异很大。一个质量差的板对板连接器，在 10GHz 下可能贡献 1~2dB 插损。

3.3.3 电缆

在测试系统中，电缆的插损经常被忽略。电缆的介质和导体都有损耗，而且频率越高越严重。我踩过最大的坑，就是拿一根普通 BNC 线去测 10Gbps 信号，结果测出来全是噪声。

3.3.4 过孔

过孔就像公路上的减速带。信号从顶层走到内层或底层，必须经过过孔，而过孔的寄生电容和电感会造成阻抗不连续，进而带来插损。

过孔插损跟几个因素有关：孔径大小、反焊盘尺寸、过孔残桩长度。残桩是过孔多余的那段不走信号的镀铜部分，必须想办法处理掉。

3.4 插损的来源与频率的关系

上面提到的四大来源，在不同频率下贡献不一样。我画了一张图来说明这个关系：

3.5 实战中的插损排查思路

了解了插损的来源和单位，下一步就是怎么在项目里快速定位问题。我一般按这个步骤来：

1. 测总插损： 用 VNA 扫 S21，看整条链路的插损曲线，确认是否超出链路预算。
2. 分段测试： 用 TDR 或者分段 S 参数测量，把 PCB 走线、连接器、电缆、过孔各自的插损拆出来。
3. 对标理论值： 用 HyperLynx 或 Ansys 仿真每个元件的理论插损，跟实测对比，偏差大的就是问题点。
4. 锁定最短的那块板： 哪个环节插损最大，优先处理哪个。

嗯，到这里，我已经把插损的定义、单位、来源、以及他们对频率的敏感性全讲清楚了。这一章是后面所有排查工作的基础，希望你能真正理解，而不是死记硬背那几个数字。下次调板遇到信号不好，先问问自己：插损从哪来的？