1. 高速链路基础：什么是高速链路？常见的接口标准及其速率演进
做信号完整性这些年，经常有刚入行的同事问我：到底什么叫“高速链路”？我个人习惯用一个很直白的定义 —— 只要信号上升沿快到能让PCB走线变成一根“天线”，它就算高速。说白了，不是看时钟频率，而是看信号边缘有多陡。
我记得刚做项目时，有个DDR3的板子跑1066MT/s，大家觉得“才1GHz，没高速什么事”。结果眼图一塌糊涂。后来一量，上升沿才200ps不到，走线长度才3英寸就开始振铃了。嗯，从那以后我明白了：高速不高速，要看信号的带宽，而不是单纯看时钟速率。
来，咱们先搭个框架，看看一条高速链路到底长什么样。下面这张图是我画的一个简化系统模型，你在调试误码时脑子里得时刻装着这个结构。
1.1 什么是高速链路？
高速链路，本质上是发射端、传输信道、接收端三者之间的“信号博弈”。你在示波器上看到花里胡哨的眼图，背后就是这三个家伙在打架。
我个人习惯用一个简单判断：如果信号的带宽超过走线电气长度的1/6（即走线长度 > λ/10），就必须按传输线处理。举个例子，一个5Gbps的PCIe Gen3信号，基频约2.5GHz，它的波长在FR4上大约80mm。只要走线超过8mm，就不能当普通连线看。这就是为什么现在随便一块主板，上面全是“高速信号” —— 速率太高，走线稍长点就是传输线。
1.2 常见的接口标准及其速率演进
讲完链路基础，咱们看看市面上几大主流高速接口。你可能都听过，但它们的速率演进路线和背后物理层差异，很多人搞混。我建议你记住下面这张“全家福”表。
| 接口标准 | 典型应用 | 初代速率 | 最新速率(截至2025) | 信号类型 |
|---|---|---|---|---|
| PCIe | CPU↔GPU/SSD/网卡 | 2.5 GT/s (Gen1) | 64 GT/s (Gen6) | 差分对 |
| SATA | 硬盘/光驱 | 1.5 Gbit/s (SATA 1.0) | 16 Gbit/s (SATA Express已停止演进) | 差分对 |
| USB | 外设/存储/充电 | 1.5 MB/s (USB 1.0) | 40 Gbit/s (USB4) | 差分对 |
| Ethernet | 局域网/数据中心 | 10 Mbit/s (10BASE-T) | 800 Gbit/s (800GBASE-R) | 差分对 / 单端PAM4 |
1.3 逐一说透每个接口
PCIe：总线接口的“跑分王”
PCIe是我们做高速设计接触最多的接口之一。从Gen1到Gen6，数据率翻倍再翻倍。你想想看，Gen1只有2.5GT/s，Gen6已经64GT/s，中间隔了25倍。每一次速率翻倍，插损预算就被压缩一次。我记得Gen3时代大家还在争论-12dB能不能判合格，到了Gen5，-20dB都算松的。
这里有个关键点：PCIe工作频率提高后，信道的带宽必须跟着宽。否则信号的高频分量全被吃掉，眼图就变“豆腐渣”。我建议你拿Gen3和Gen5对比看看插损曲线——同样的12英寸走线，Gen5的Nyquist频率处插损可能比Gen3高6dB以上。
SATA：曾经的主流，现在的“老兵”
SATA从1.5Gbps起步，到SATA 3.0的6Gbps，再到SATA Express的16Gbps……但说实话，现在已经基本不往前跑了。为什么？因为SSD普遍转投NVMe (PCIe)阵营。我做服务器项目时经常碰到客户问：“SATA总线的眼图要不要也做合规？”我的回答很简单：“如果你只跑SATA 3.0，6Gbps的物理层标准和PCIe Gen2类似，插损预算大约在-12dB以内，照做就行。但别指望它还能续命。”
USB：无处不在的“万金油”
USB的速率演进比较有趣：USB 1.0的1.5Mbps到USB4的40Gbps，差了26000多倍。而且物理层从最早的单端信号（USB 1.x/2.0）全面转成差分对（USB 3.x/4）。我个人印象最深的是USB 3.0刚刚出来那会儿，很多layout工程师还按2.0的规则走线，结果5Gbps信号下去，连接器那边回损直接超标。后来只好加长stub去补偿，哎，都是泪。
USB Type-C引入之后，通道复杂度再上一层楼。因为Type-C的差分对需要同时支持USB、DisplayPort、Thunderbolt多种协议，插损要求特别苛刻。你们自己做消费电子产品的，建议把USB 3.2 Gen2x2 (20Gbps)的插损预算控制在-14dB以内，否则真容易翻车。
Ethernet：从10M到800G的“巨兽”
Ethernet在数据中心领域简直就是怪物。10Mbps -> 100M -> 1G -> 10G -> 25G -> 100G -> 400G -> 800G，每次升级都伴随着调制方式进化：从NRZ切换到PAM4，信道带宽需求反而没有翻倍。你想想看，同样是56Gbaud，PAM4能跑112Gbps，而NRZ只能跑56Gbps。代价是什么？信噪比预算紧张很多。我记得有一次给客户调400G光模块的DSP，眼图分上中下三个眼睛，中间那个眼高特别矮，优化半天才发现是CTLE带宽设置偏了。
对于板级Ethernet（比如背板上的10GBASE-KR），我们常说的插损预算在-20dB左右（含连接器）。超过这个值，就得考虑加重计时器或预加重。
1.4 速率演进背后的物理层挑战
看到这里你可能好奇：为什么速率翻倍之后，插损问题就越来越严重？其实原因很简单：插损随频率上升而增加。FR4板材在5GHz下的损耗大概是1dB/英寸，到了20GHz可能变成4dB/英寸。我习惯用信道带宽来衡量：如果信号的Nyquist频率（速率的一半）超过了通道的-3dB带宽，眼图就会明显塌陷。
1.5 怎么选择接口标准？
最后聊点实际的。很多系统性架构师会问我：同样是高速链路，我该选PCIe还是Ethernet？USB还是SATA？我的回答是：看你的应用场景。
- 内部总线互联（CPU ↔ 外设/存储）：PCIe是首选。延迟低、带宽大、生态成熟。
- 外部设备直连（键盘/鼠标/U盘）：USB几乎不可替代。Type-C让物理接口统一。
- 存储连接（传统机械硬盘）：SATA还有存量市场，但新设计建议直接上PCIe NVMe。
- 网络通信（局域网/数据中心）：Ethernet一统江湖，从10M到800G全部覆盖。
经验之谈： 我见过不少项目因为“想兼容所有标准”导致插损严重超标。比如在一个背板上同时放PCIe Gen5和100G Ethernet，不同信号的通道长度又不一样，结果均衡器调得死去活来。我建议：做链路设计时，先确定主信号及其速率，再按它的插损预算去约束走线长度和板材，其他低速信号自然就能满足。不要本末倒置。
好了，这一章我们搭建了高速链路的基本认知框架，明确了四个主流接口的速率演进和物理层特点。接下来的章节，我们会深入到误码率分析，看看插损是怎么具体把眼图“弄死”的。嗯，准备好焊锡和频谱仪，咱们下章见！