1. PCIe体系结构概述
做PCIe调试这么多年，我习惯先把整个体系结构摸透再动手。你想想看，链路训练说白了就是物理层把两根差分线“说通”的过程，但它的背后是整个协议栈的协作。这一章咱们先搭好框架。
1.1 总线拓扑：从树根到树叶
PCIe是树形拓扑，根节点叫Root Complex（RC）。RC通常集成在CPU里，它下面挂着一到多个Switch，每个Switch又能分出好几条分支，末端就是Endpoint（EP）——比如显卡、NVMe SSD、网卡。另外还有Bridge，用来对接老一代PCI/PCI-X设备。
举个例子，一台PC里：CPU内部RC → 主板PCH（本质是个多功能Switch） → 显卡槽、M.2插槽、USB控制器等。我个人遇到过一块服务器主板，RC直连了四个Switch，结果一个Switch的链路训练总是超时，排查了很久才发现是RC的lane反转配置没写对。
1.2 分层结构：三层协议栈
PCIe协议栈从下往上分为三层：物理层（Physical Layer）、数据链路层（Data Link Layer）、事务层（Transaction Layer）。上层通过TLP（事务层包）发送数据，中间加DLLP（数据链路层包）做可靠性管理，最底层靠PLP（物理层包，如TS1/TS2）完成握手。
| 层次 | 主要功能 | 关键包类型 |
|---|---|---|
| 事务层 | 生成Memory/IO/Configuration/Message读写请求与完成 | TLP |
| 数据链路层 | 保证TLP无错传输（CRC、重传、流控） | DLLP |
| 物理层 | 比特流传输、8b/10b或128b/130b编码、链路训练 | PLP（Ordered Sets） |
1.3 链路训练：协议栈的“开颅手术”
链路训练是物理层的核心职责。它负责在复位后自动完成波特率锁定、位锁定、符号锁定、lane极性反转、lane反转与极性协商、链路宽度协商、去加重/预加重设置等一系列步骤。说白了，就是让两端确认“咱们用Gen几、跑x几、收发方向对没对”。
我记得第一次调试一个Gen4 SSD，逻辑分析仪抓出来链路一直停在Detect状态。我查了半天，原来是参考时钟的展频没关，导致PLL锁定失败。从那以后，我习惯先把平台时钟和复位时序确认清楚，再看训练序列。
1.4 链路训练在协议栈中的位置
下面这张图把整个协议栈和训练过程串起来。你会看到物理层内部又分逻辑子层和电气子层，训练序列正是逻辑子层发出的。
1.5 避坑指南：训练失败的常见根因
我这些年踩过不少坑，总结下来链路训练失败的高频原因就这几类：
- 时钟质量差：展频超标、抖动过大，PLL锁不住。我曾经遇到一块板子，用示波器看REFCLK峰峰值只有600mV，换成1.0V后立刻训练通过。
- AC耦合电容反装或容值不对：PCIe要求TX侧串100nF±20%的电容。有次产线把电容焊成了47nF，链路只能到Gen1。
- PCB走线长度不等长：同一link的lane间差超过5mil就可能导致极性错乱。
- 复位时序冲突：PERST#必须在电源稳定后延迟100ms以上再拉高，太早会导致训练超时。
嗯，这一章咱们把骨架搭完了。后面的章节会深入LTSSM的每个状态机细节，包括Detect、Polling、Configuration、Recovery等。到时候我会结合实际抓到的波形图来讲，让你真正看懂每条lane在“说什么悄悄话”。