PLL 工作原理：相位锁定、频率锁定与稳定性
相位锁定过程——先对齐，再锁死
相位锁定，说白了就是让 VCO 的输出信号跟参考信号在相位上“对齐”。怎么做呢？核心思路是——不断比较、不断调整，直到误差小到可以接受。
我刚开始接触 PLL 时，总觉得相位锁定很抽象。后来亲手调了一次 VCO 控制电压，看着示波器上两个波形慢慢“咬合”在一起，才彻底搞明白。
整个过程是这样的：
- 比较相位差：鉴频鉴相器（PFD）对比参考信号和反馈信号的上升沿。谁先到，谁后到，差了多少时间？这个时间差转化成电荷泵的充放电脉冲。
- 转换成电压：脉冲经过环路滤波器（LPF）积分，变成一个平滑的直流电压。这个电压控制 VCO 的振荡频率。
- 调整频率和相位：VCO 的频率变了，反馈路径上的分频器把信号送回 PFD。周而复始，直到参考信号和反馈信号的上升沿严格对齐——相位差为 0（或者恒定的小量）。
这里有个细节：实际锁定时，相位误差不会完全为 0，因为电荷泵有泄漏、VCO 有噪声。但只要相位误差落在锁定检测窗口内，就算锁定成功。我个人习惯把锁定检测阈值设在 ±1 个鉴相周期以内，大部分应用都够用。
频率锁定过程——先拉近，再精调
频率锁定往往是相位锁定的前置步骤。你想想看，如果参考信号和反馈信号频率差太大，PFD 工作在饱和区，相位锁定根本推不进去。所以很多 PLL 会先做频率锁定。
频率锁定怎么实现的？简单说：先用频率检测器判断参考频率和反馈频率谁高谁低，然后控制 VCO 朝正确的方向“大踏步”调整。等频率差缩小到环路能处理的范围内，再切换回相位锁定模式。
| 阶段 | 控制信号 | 调整步长 | 主要目标 |
|---|---|---|---|
| 频率捕获 | 鉴频器输出（大电流脉冲） | 大（快速拉入） | 将频率差拉到< 环路带宽 |
| 相位锁定 | PFD + 电荷泵（小电流脉冲） | 小（精细调整） | 相位差趋近 0 |
我曾经在一个项目中遇到频率捕获失败的问题。后来发现是环路带宽设得太窄，频率差太大时 PFD 一直在饱和，根本拉不动 VCO。把环路带宽放宽一倍，同时加了一个频率检测辅助电路，问题就解决了。嗯，经验就是：频率锁定阶段，环路带宽不能太窄，否则“拽”不进来。
锁定时间与稳定性的关系——鱼和熊掌
这是 PLL 设计里最经典的一个 trade-off。锁定时间想快，环路带宽就得宽；但环路带宽宽了，噪声抑制变差，稳定性也会打折。
锁定时间（\( t_{lock} \)）可以用经验公式估算：
t_lock ≈ 1 / (4 * BW) （单位：秒，BW 为环路带宽，单位 Hz）这个公式只适用于二阶环路，但能快速估算。比如带宽 1 MHz，锁定时间大约 0.25 µs。看着很快对吧？但你要考虑噪声和稳定性。
稳定性主要看相位裕度。一般认为相位裕度 ≥ 45° 是底线，60° 比较理想。环路带宽越宽，相位裕度越小（因为环路滤波器的高频极点会引入更多相移）。所以实际设计中，我会先把目标锁定时间换算成带宽，再核算相位裕度，反复迭代一两次才能定下来。
下面这张图总结了 PLL 从频率捕获到相位锁定的完整流程，以及锁定时间与带宽的权衡关系。
最后总结一句：锁定时间和稳定性本就是一对矛盾。你不能什么都想要。我通常的做法是——先满足锁定时间指标，然后在这个带宽下把相位裕度做到最大值。如果相位裕度达不到 45°，那就只能牺牲一点锁定时间了。说真的，流片回来才发现锁不住，那才叫崩溃。所以前期仿真多跑几个 corner，比什么都强。