PLL 基础概念
什么是锁相环？
锁相环，英文叫 Phase-Locked Loop，大家习惯直接喊它 PLL。说白了，它就是一个能让输出信号的相位「死死咬住」输入参考相位的闭环控制系统。
我第一次看见 PLL 的框图时，脑子里蹦出三个字——「跟屁虫」。你参考信号频率多少，相位怎么变，我输出就跟着变，误差被环路一点点吃掉。嗯，这个直觉其实挺准的。
我当年调试第一个 PLL 的时候，总纳闷：一个环路怎么就能把频率锁得那么准？后来师傅跟我说，你看锁相环的本质就是个负反馈，跟运放差不多。只不过运放调的是电压，PLL 调的是相位。这么一想，就好理解多了。
PLL 的应用领域
PLL 无处不在。你在手机里、基站里、示波器里、Wi-Fi 路由器里都能找到它。我自己接触最多的是这几个场景：
- 频率合成 —— 从一个参考时钟生出任意想要的频率。比如 10 MHz 晶振输入，通过 PLL 加小数分频，输出 2.4 GHz 给蓝牙用。
- 时钟恢复 —— 从串行数据流里把时钟提取出来。我在调试 SerDes 项目时就经常跟这个打交道，数据抖一抖，时钟就跟着抖，锁相环得把抖动滤掉才行。
- 调制解调 —— 特别是 QPSK、QAM 这类相干解调，本振信号必须跟接收频率同频同相，这时候 PLL 就是主角。
- 其他：载波跟踪、时钟去抖、频率调制/解调、电机速度控制……你会发现只要涉及「同步」二字，大概率都能看到 PLL
| 应用 | 核心需求 | 典型指标 |
|---|---|---|
| 频率合成 | 低相噪、快速切换 | 相位噪声 < -120 dBc/Hz @ 100 kHz |
| 时钟恢复 | 低抖动、大抖动容忍 | RMS 抖动 < 1 ps |
| 调制解调 | 高稳定性、低静态相位误差 | 相位误差 < 1° |
PLL 的基本结构
PLL 由四个核心模块组成：鉴相器（PD）、环路滤波器（LF）、压控振荡器（VCO）、分频器（÷N）。它们围成一个闭环，缺一个都不行。
基本结构一览
- 鉴相器（PD）：比较参考信号和反馈信号的相位差，输出误差电压
- 环路滤波器（LF）：滤掉 PD 输出的高频成分，提取直流误差，决定环路带宽
- 压控振荡器（VCO）：控制电压决定输出频率，电压越高频率越高
- 分频器（÷N）：把 VCO 输出频率分频，反馈给 PD，使输入频率 = 输出频率 / N
我在一个 5G 基站的频率综合器项目里就吃过亏。一开始没搞懂环路滤波器的极点怎么放，结果锁相环锁是锁住了，但带内噪声大得吓人。后来老老实实把四模块的传递函数挨个推导一遍，问题才解决。所以说，基础结构看着简单，真用起来处处是坑。
鉴相器（PD）
鉴相器有很多种：乘法器型、异或门型、三态鉴频鉴相器（PFD）。我最常用的是三态 PFD，它不光比相位，还能比频率，所以能帮忙从失锁状态快速拉回来。你想想看，如果一个鉴相器只能看相位差，那频率差太大时就根本锁不住，环路就失控了。
环路滤波器（LF）
环路滤波器是 PLL 的灵魂。它的阶数、零极点位置直接决定了环路带宽、相位裕度和锁定时间。我个人习惯先看应用场景：时钟恢复要窄带（<1 MHz），频率合成要宽带（几 MHz 甚至更宽）。带宽选宽了，锁定快但噪声大；选窄了，噪声小但锁定慢，还容易失锁。怎么选？后面章节会专门讲。
我的小技巧：环路滤波器的一阶 RC 是最简单的形式，但二阶有源滤波器（加运放）能提供更好的抑制比。如果相位裕度不够，可以调零点位置，我一般在 1/5 环路带宽处放零点。
压控振荡器（VCO）
VCO 把控制电压变成频率。常用的有 LC VCO 和环形 VCO。LC VCO 相噪好，用在射频；环形 VCO 面积小、调谐范围宽，适合数模混合芯片。我记得在一颗无线收发芯片里，VCO 的调谐曲线如果做得太陡，环路增益变化会很大，导致稳定性变差。所以 VCO 增益 KVCO 要选得折中，不是越大越好。
分频器（÷N）
分频器很简单，就是把 VCO 高频除以一个整数 N，让反馈信号频率跟参考信号一致。整数 N 分频是最基础的，但小数分频（比如用 Sigma-Delta 调制）能实现任意频点，代价是带内噪声会变大。做频率合成时，N 越大，反馈回路的噪声就会被放大 N² 倍，这个坑我踩过——选大 N 省了一个 VCO 但闹了一堆噪声。
⚠ 避坑指南：我曾经在一个项目中，参考频率 25 MHz，需要输出 2.5 GHz，N=100。结果相位噪声比预计高了 12 dB。后来发现就是把分频比 N 做太大，把参考源噪声抬上去了。后来改用倍频器加 PLL 两级方案，才把噪声压下来。记住：N 越小越好，实在不行就换参考频率。
好了，第一章就到这。PLL 的基本概念、应用领域和四个核心模块总算理清了。下回我会把环路带宽这个概念拎出来，好好聊聊它到底怎么选、怎么算。