信号完整性——高速链路的“命门”
做高速设计这么多年，我最深的体会就是：信号完整性（SI）这东西，速率低的时候你根本感觉不到它存在。记得我刚入行时做100M的LVDS，随便拉根线都没问题。结果后来做到3.125G的LVPECL，眼看着眼图闭合、误码率飙升，才明白什么叫“命门”。
说白了，信号完整性就是保证信号从发送端到接收端，波形不畸变、时序不违规、噪声在容忍范围内。你想想看，一根几十厘米的PCB走线，在高频下会表现出传输线效应、趋肤效应、介质损耗……信号就像在泥潭里跑，越跑越累，越跑越变形。
核心公式：信道损耗 ≈ 直流电阻损耗 + 趋肤效应损耗（与√f成正比）+ 介质损耗（与f成正比）。速率越高，损耗越恐怖。
那些年我们踩过的SI坑
我把自己遇到过（也帮别人擦过屁股）的常见SI问题整理了一下，用一个表格说清楚：
| 问题类型 | 本质原因 | 典型表现 | 我见过最狠的案例 |
|---|---|---|---|
| 反射 | 阻抗不连续 | 眼图过冲、振铃、回沟 | 某次BGA扇出过孔stub太长，6GHz反射直接让芯片无法锁定 |
| 串扰 | 电磁耦合（容性/感性） | 相邻通道抖动、误码 | QDR-IV存储器总线，相邻线间距不足3W，数据跑快就随机错位 |
| 损耗 | 导体损耗+介质损耗 | 眼图幅度降低、抖动增加 | 30英寸背板用FR4走10Gbps，眼图完全闭合，不得不用均衡器“捞”回来 |
| 抖动 | 电源噪声、串扰、随机噪声 | 眼图水平方向收窄 | 某1866MHz DDR3，电源纹波20mVpp，时序余量直接归零 |
⚠️ 曾经有个项目，我们只做了插损仿真没看回损，结果反射导致接收端共模电压被调制，花了两个月才定位到是封装寄生参数引起的阻抗突变。所以在实际链路中，S11和S21必须同时看。
链路均衡——给信号“续命”的魔法
既然信道会吃掉信号的高频分量，那我们就在发送端或接收端把高频补回来，或者把低频压下去——这就是链路均衡的核心思路。我个人习惯把它分成三大类：
预加重 / 去加重（发送端均衡）
发送端故意把跳变沿的电流加大（预加重），或者在持续同码时压低幅度（去加重）。说白了就是“高频使劲推，低频省着点”。我当年调试10Gbps的CML链路时，预加重系数调了二十多组才找到最优值，那种感觉就像在配中药方子，多一分过冲，少一分打不开眼图。
连续时间线性均衡器（CTLE）
接收端做一个反相的高通滤波器——信道把高频衰减了，CTLE就把高频抬起来。简单、功耗低，但对噪声很敏感。记得有个项目用CTLE补偿30英寸背板，低频增益设得太高，结果把电源纹波也放大了，眼图反而更差。从那以后我设计CTLE都会先看噪声增益曲线。
判决反馈均衡器（DFE）
DFE不是用模拟滤波器，而是根据之前收到的比特来修正当前比特的判断门限。它能处理信道中的反射和长尾ISI，但必须有训练序列，而且对定时抖动要求高。某次我们在56G PAM4链路上用了5抽头DFE，眼高从几乎为零恢复到了15%UI，效果惊人。
💡 我的经验法则是：
- ≤10Gbps：发送端去加重 + 简单CTLE 通常够用
- 10~25Gbps：CTLE + 3~5抽头DFE 是主流
- ＞25Gbps：必须做CTLE + DFE + 可能还要FFE（前馈均衡）
LVPECL与CML的SI特点
这两种接口在高速领域都很常见，但SI特性不同，设计时得对症下药：
- LVPECL：差分电压摆幅大（典型800mV），输出阻抗低，抗干扰能力强。但共模电平偏高（约Vcc-1.3V），直连时容易碰到接收端共模范围限制。我曾在3.3V电源下接了一级AC耦合，结果共模漂移导致接收端饱和，信号直接被削顶。
- CML：电流模式，摆幅可控（常用200~400mV），功耗更低，适合多通道并行。但输出阻抗需匹配50Ω到Vcc，一旦阻抗失配，反射会严重影响眼图。做25Gbps CML链路时，我连连接器选型都得看回损到-15dB以下。
无论哪种接口，速率上去后，不加均衡几乎不可能可靠传输。所以理解均衡原理，是设计高速链路的“必修课”。
💡 个人经验谈：在做链路均衡设计前，一定要先拿到信道的S参数（尤其是S21和S11）。我通常先用仿真工具扫一遍各种均衡组合，再用芯片的调试寄存器实测验证，两者偏差基本在10%以内才算过关。
说到底，信号完整性和链路均衡不是孤立的两个概念——SI是问题，均衡是答案。理解信道有哪些损伤，再去选择合适的均衡器类型和参数，你就能把一块原本“读不懂”的板子救活。我见过太多工程师上来就猛调均衡器系数，却没搞清楚信道损耗到底来自过孔还是介质，最后兜圈子。嗯，记住一点：先诊断，后下药。