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第4章输出摆幅对比：800mV vs 400mV，到底差在哪？

咱们接着聊。上一章我把LVPECL和CML的直流电平扒了一遍，很多人会问：摆幅差了一倍，LVPECL 800mV，CML才400mV，这个数字到底意味着什么？

我刚开始接触高速接口时，也觉得摆幅越大越好，信号抗干扰能力强嘛。后来被一位老前辈指着板子上的眼图说：“你仔细看，CML虽然幅度小，但上升沿比LVPECL干净多了。” 嗯，这才开始认真琢磨这400mV和800mV背后的门道。

LVPECL的800mV摆幅，其实是发射极耦合对后面跟着射极跟随器，输出阻抗很低，驱动能力强。它的单端摆幅大约400mV，差分对就是800mV。

CML就简单多了——共源极或共射极差分对，集电极（漏极）电阻直接决定摆幅。400mV是典型的折中值。

个人习惯：我在datasheet里看到“typical 800mV”时，会习惯性确认最小值和最大值。LVPECL的摆幅会随温度和电源变化，有些器件最差可能掉到600mV以下，设计时留点裕量。

你想想看，大摆幅意味着更大的噪声容限。比如系统里有200mV的串扰噪声，800mV的信号起码还能剩600mV给接收器判读，换成400mV的信号可就只剩200mV了，误码率蹭蹭往上涨。

但是——摆幅大了也有代价。

功耗高：LVPECL每对差分线功耗大概80mW，CML只有25mW左右。我在一个12通道的SerDes项目中算过账，全用LVPECL光输出级就吃掉近1W，散热片都得加大一号。
上升沿变慢：摆幅越大，对寄生电容的充放电时间越长。同样工艺下，CML的400mV摆幅可以做到更陡的上升沿，适合10Gbps以上的速率。

一句话总结：LVPECL用功耗换抗干扰，CML用摆幅换速度。选哪个，看你的系统瓶颈在哪。

长距离背板走线：背板上走线长度可能超过20英寸，串扰和衰减都大。LVPECL的大摆幅能扛住这些非理想因素。我记得有次做电信背板，时钟线走了30cm，用LVPECL眼图还睁得挺大，换成CML就闭合了。
时钟分配：时钟信号对抖动敏感，LVPECL的对称摆幅和快速边沿（相对于LVDS）有助于保持低抖动。很多高速ADC的时钟输入都是LVPECL兼容。
噪声环境恶劣的场合：比如靠近开关电源、电机驱动等干扰源，大摆幅就是硬道理。

芯片间高速互联：SerDes、光模块、PCIe、SATA这些标准都用CML。为什么？因为速率高（10Gbps+），摆幅小意味着功耗低，且容易用CMOS工艺实现。
多通道集成：当你有几十对差分线挤在同一个芯片上，功耗就是硬约束。CML的25mW/对和LVPECL的80mW/对比起来，差了好几倍。
短距离芯片内互联：die-to-die的距离一般小于1英寸，干扰小，用CML足够可靠。

我曾经踩过的坑：在设计一个10.3125Gbps的XFP光模块接收端时，我一开始用了LVPECL的电平接口，结果功耗超标，而且LVPECL的共模电压和光模块内部的CML电平不匹配，还得额外加电平转换电路。后来老老实实换成CML，直接AC耦合过去，简单又可靠。

很多人忽略了一点：接收器的灵敏度是固定的。比如某款限幅放大器的最小输入灵敏度是20mV，那么无论你是800mV还是400mV，只要信噪比足够，都能正确恢复数据。

但实际情况是：通道会衰减信号。一条20英寸的FR4走线在5GHz时大概有6dB的插损，800mV进去变成400mV出来，400mV进去变成200mV出来。200mV再叠加上串扰和反射，接收器就很难判读了。

设计规则：我一般在链路预算里留一个3dB的摆幅裕量。也就是说，如果接收器最小需求是100mV，那么通道衰减后至少要有200mV到接收端。算下来，LVPECL的远端可达400mV，CML的远端可能只有200mV，刚好卡在边界上。所以走线越长，越偏向选LVPECL。

摆幅越大，电磁辐射也越强。800mV的差分信号辐射比400mV大约高6dB。不过差分信号本身共模辐射很小，真正要命的是单端转换、过孔、连接器这些非理想区域。

我测试过一个LVPECL时钟板，在3米法暗室里辐射超标了5dB，后来把靠近连接器的LVPECL走线换成CML（因为那一段是短距离芯片到芯片），辐射降了3dB，刚好过限值。

说白了，就是看你更缺什么。

我之前有个同事非要所有接口都用LVPECL，理由是“摆幅大保险”。结果芯片发热严重，而且因为边沿过冲耦合到邻近低速信号，造成功能异常。所以说，别迷信大摆幅，合适才是最好的。

核心结论：800mV vs 400mV，不是数字大小之争，而是功耗、速率、距离三个维度的权衡。你选哪一个，取决于你的通道损耗、数据速率和散热预算。

第4章 输出摆幅对比：800mV vs 400mV，到底差在哪？