差分信号逻辑家族：LVPECL与CML的定位

大家好，我是做高速接口设计的老工程师。今天咱们聊聊差分信号逻辑家族里的两个重要成员——LVPECL和CML。你可能在芯片手册里经常看到它们，但真要选型时又觉得有点模糊。我刚开始做SerDes项目那会儿，也踩过不少坑。别急，咱们一步步拆开看。

为什么是差分信号？

高速信号在板上跑，最怕两件事：噪声和反射。单端信号像一根独木桥，噪声全压在信号线上。差分信号就不一样了——两根线互相拧成一股，走"你高我低"的互补模式。外界干扰一来，两根线上同时出现共模噪声，接收端一相减，噪声就抵消了。说白了，差分天然抗共模干扰。

你想想看，在5Gbps以上的速率，单端信号基本撑不住。差分信号的摆幅通常只有几百毫伏，功耗也更低。而且差分对特性阻抗容易控制（一般100Ω），信号完整性好做。我在一个12Gbps背板项目里试过，单端走线眼图全是糊的，换差分对立马清晰。

逻辑家族概览

差分信号逻辑家族有很多种：LVDS（低电压差分信号）、LVPECL（低压正发射极耦合逻辑）、CML（电流模式逻辑）、HSTL等。它们各有各的脾气。

• LVDS：摆幅小（350mV），功耗低，适合中速（<1Gbps）。但驱动力弱，长线距离不行。
• LVPECL：摆幅大（约800mV），速度快（可达10Gbps+），且输出抖动小。但静态功耗较高。
• CML：纯电流开关结构，摆幅可调（通常200~800mV），速度极高（>25Gbps）。内部都是差分对，线性度好。
• HSTL：主要用在DDR接口，这里不细说。

我通常这样选：1~3Gbps用LVDS性价比高，3~10GbpsLVPECL很稳，10Gbps以上基本就靠CML了。当然具体还要看传输线长度和功耗预算。

LVPECL的特点

LVPECL从ECL演化而来，保留了大摆幅和低抖动的优点，但供电从-5V改成了3.3V或2.5V。核心结构是一对差分管，加上恒流源和负载电阻。

它的直流偏置很重要。输出共模电压约VCC-1.3V，也就是说3.3V供电下共模约2V。接收端必须用交流耦合或端接到VCC-2V。我曾经在PCB上直接直流耦合，结果接收端共模不对，眼图直接闭合。后来乖乖加电容和偏置电阻。

优点很突出：

1. 信号幅度大，抗干扰强。
2. 上升/下降时间快，抖动小。
3. 成熟且多个厂家支持。

缺点也不少：

1. 静态电流大（十几mA），功耗高。
2. 对端接匹配要求极严，不匹配会反射严重。
3. 供电轨噪声敏感，需要干净电源。

CML的特点

CML全称Current Mode Logic，其实就是电流模式开关。想象一对管子，电流从一侧切换到另一侧，输出端通过上拉电阻到VCC。它的核心优势是：输出摆幅可以精确由电流源和负载电阻控制。

常用的CML架构内部是开漏输出，需要外部提供上拉电阻到VCC。这样输出共模电压就是VCC - I*R/2，你可以通过调节电流和电阻改变摆幅。我在25Gbps光模块项目里用过CML驱动激光器，摆幅调到400mV刚好，功耗和眼图都满意。

CML的优点：

• 速度极快，因为管子不进入饱和区，开关时间短。
• 输出摆幅可编程，灵活性高。
• 差分阻抗容易匹配（内部已做匹配的较多）。

缺点：

• 输出共模电压靠外部电阻决定，设计上多一步。
• 电流源连续导通，功耗不小（但比LVPECL略好）。
• 部分厂商的CML输出端接方式不同，容易搞混。

一张图看懂逻辑家族和选型

我画了一张框架图，把常见差分逻辑家族的定位和关键参数列出来。你可以收藏起来，下次选型时扫一眼就清楚了。

面试/遇到过的坑

我记得有次做一个10Gbps光模块项目，接收端用的是CML，但发射端是LVPECL。两个逻辑族共模电压差不少，我直接一焊，结果信号根本过不去。检查才发现CML输出共模是VCC-0.2V，LVPECL输入需要VCC-1.3V，差了1V多。后来加了交流耦合电容和偏置网络才搞定。嗯，这里要注意：不同逻辑族之间级联，必须处理好共模电平。

还有一个常见问题：端接电阻位置。LVPECL虽然推荐靠近发送端并联到VCC-2V，但很多人喜欢靠近接收端。我建议严格按照芯片手册，因为LVPECL输出是电流驱动，端接电阻太远会产生驻波。我自己吃过亏，在背板过孔没处理好的地方加端接，结果回损超标。

小结：你该记住的核心点

• LVPECL：大摆幅、低抖动、高速稳定，代价是功耗高、端接挑剔。
• CML：电流开关结构，速度上限高，输出可调，但共模偏置需外部处理。
• 选型口诀：同等速度下，功耗LVPECL > CML > LVDS；速度上限CML > LVPECL > LVDS。