3. LVPECL vs CML：电压摆幅、共模电压、功耗、速度
做时钟接口选型，LVPECL 和 CML 是两个绕不开的“老面孔”。很多刚入行的工程师会纠结：到底用哪个？我最早接触这俩的时候也犯过晕，后来在几个高速项目中反复折腾，慢慢摸清了它们的脾气。
这一节咱们就把它们放在台面上，掰开揉碎对比一次。你想想看，选对了接口，后面 PCB 走线、端接电阻、电源设计都能省不少事。
3.1 电压摆幅：谁“跳”得更远？
先聊摆幅。摆幅决定了信号的能量，也直接关系到功耗和 EMI。
- LVPECL：单端摆幅典型值 800 mVpp（峰峰值），差分对之间摆幅约 1.6 Vpp。换句话说，它的信号“跳”得很高。
- CML：单端摆幅通常只有 400 mVpp，差分约 800 mVpp。摆幅只有 LVPECL 的一半。
为什么 LVPECL 摆幅大？因为它内部用的射极耦合对（发射极耦合逻辑），电流源在 14 mA 左右，负载 50 Ω 拉到 VCC-2V。我在一个 2.5 Gbps 的时钟分配项目里就吃过亏——当时按 CML 的摆幅去算噪声容限，结果换上 LVPECL 之后发现接收端输入过压了。嗯，这里要注意：摆幅大意味着你送出去的能量强，抗噪声好，但也会带来更大的串扰和振铃。
3.2 共模电压：直流偏置的“陷阱”
摆幅是交流特性，共模电压是直流偏置。这东西如果不匹配，轻则眼图闭合，重则烧芯片。
| 参数 | LVPECL | CML |
|---|---|---|
| 电源电压 | 3.3 V 或 2.5 V | 3.3 V / 2.5 V / 1.8 V |
| 输出共模电压 | VCC - 1.3 V（约 2.0 V @3.3V） | VCC - 0.4 V（约 2.9 V @3.3V） |
| 输入共模范围 | 通常 1.2 V ~ VCC | 通常 0.8 V ~ VCC |
| 是否需要 AC 耦合 | 推荐，避免 DC 电平冲突 | 视情况，同电源域可 DC |
看表格可能不直观，我说个实际场景。曾经有个项目，LVPECL 输出直接连到 CML 输入，没做 AC 耦合。结果 CML 输入的共模电压只有 0.8V 上限，而 LVPECL 输出共模是 2.0V，直接把输入级管子搞饱和了。调试时眼图完全打不开，量直流电压才发现问题。
3.3 功耗：谁更“耗电”？
功耗是很多系统工程师最关心的。这里直接上数字：
典型单通道功耗对比（@3.3V）
- LVPECL：约 100 mW（14 mA × 3.3 V + 端接损耗）
- CML：约 50 mW（通常 6.5 mA × 3.3 V + 端接损耗）
CML 功耗只有 LVPECL 的一半左右。如果你的板子有十几路时钟，这个差距就非常可观了。
为什么会这样？LVPECL 为了获得大摆幅，静态电流必须大；CML 摆幅小，电流就小。我记得有个 100G 光模块项目，里面用了 8 路 CML 时钟，总功耗才 0.4W。如果换成 LVPECL，散热都是问题。
但是，功耗不是唯一指标。LVPECL 的驱动能力更强，能驱动更长的传输线。你想想看，有些背板长度 20 英寸，CML 可能就拉不动了，LVPECL 反而更合适。
3.4 速度：极限在哪里？
速度上限：
- LVPECL：典型应用上限 10 Gbps，先进工艺可达 15 Gbps。
- CML：典型应用上限 28 Gbps，甚至更高（56 Gbps PAM4 也常见）。
为什么 CML 能跑那么快？因为它的摆幅小，上升/下降时间更短。LVPECL 摆幅大，线路时间常数大，限制了速率。另外 CML 的差分对结构更对称，共模噪声抑制更好。
我实际测试过：在 12.5 Gbps 时，LVPECL 眼图已经开始闭合，而 CML 眼图依然张开得很好。所以如果你的速率超过 10 Gbps，建议直接选 CML。
- ≤ 6 Gbps，长距离 → LVPECL
- 6~10 Gbps，中短距 → 都可以，看功耗预算
- ≥ 10 Gbps → 无脑 CML
3.5 一张图总结核心差异
3.6 端接与互连的实战细节
最后补充几个我踩过的坑，帮你省点调试时间。
- LVPECL 端接：推荐 Thévenin 等效端接，用两个电阻（比如 82 Ω 和 130 Ω 到地）把差分对偏置到 VCC-2V。我个人习惯直接买集成端接电阻的网络，省地儿。
- CML 端接：50 Ω 上拉到 VCC（或电源平面）即可。注意如果是内部端接的 CML 芯片，外部就不需要再加电阻了，别画蛇添足。
- AC 耦合电容：选择 0.01 µF ~ 0.1 µF 的 X7R 电容，放在靠近发送端的位置。我曾经用太大的电容（10 µF），结果充放电时间常数太大，低频分量被阻断，眼图底部变方了。