LVPECL 标准简介：历史、电压摆幅与逻辑电平
做高速时钟设计这些年，LVPECL 是我打交道最多的差分标准之一。它看着简单，但真要选型时，电压摆幅和逻辑电平这两块特别容易踩坑。这一节我就带着各位把它的出身、电压到底怎么摆、逻辑电平怎么对应，一口气捋清楚。
从 PECL 到 LVPECL：一段“降电压”的历史
LVPECL 的全称是 Low-Voltage Positive Emitter-Coupled Logic。它爹是 PECL（Positive ECL）。ECL 最早是给大型机用的，速度极快，但功耗也高得吓人。
PECL 把 ECL 的负电源换成了正电源（+5V），接口友好了一些。但 5V 供电对于今天的低功耗系统来说太奢侈了。我记得第一次看到 PECL 的电路图，上面的电阻分压网络比时钟树还复杂，心里直犯嘀咕：这玩意儿也能大规模商用？
后来行业就把供电电压降到 3.3V，甚至 2.5V，于是就有了 LVPECL。别小看这一降，它让 LVPECL 成为了 1GHz 以上应用中成本最低、器件最多的选型之一。
一句话总结：ECL → PECL（5V） → LVPECL（3.3V / 2.5V）。电压降了，速度没降，功耗下来了，应用广了。
电压摆幅：先搞清“摆”什么
很多人一上来就问“LVPECL 的输出摆幅多大？”，其实标准答案没这么简单。
LVPECL 是电流型逻辑（Emitter-Coupled Logic），它的输出级是两个三极管差分对，通过尾电流源控制。输出端通常要接一个 50Ω 到 VCC - 2V 的终端电阻。（嗯，这里要注意，这个终端电压很关键，后面会提。）
以最经典的 3.3V LVPECL 为例，标准参数如下：
| 参数 | 最小值 | 典型值 | 最大值 | 单位 |
|---|---|---|---|---|
| VCC | 3.0 | 3.3 | 3.6 | V |
| VOH（输出高电平） | VCC - 1.02 | VCC - 0.88 | VCC - 0.74 | V |
| VOL（输出低电平） | VCC - 1.95 | VCC - 1.68 | VCC - 1.48 | V |
| VOD（差分摆幅） | 0.6 | 0.8 | 1.0 | Vpp |
| VCM（共模电压） | VCC - 1.48 | VCC - 1.28 | VCC - 1.11 | V |
你看，VOH 和 VOL 都是相对于 VCC 的。假设 VCC = 3.3V，那么 VOH ≈ 2.42V，VOL ≈ 1.62V。差分摆幅典型 800mVpp，共模大约 2.0V。
我个人的习惯：在设计 LVPECL 接收端时，直接把输入共模范围对到 1.6V ~ 2.5V 之间，基本不会出问题。要是看到手册里的共模范围写得比这小，建议查查终端电阻网络有没有选对。
逻辑电平与电压的对应关系
说白了，LVPECL 的“0”和“1”不是靠电压值，而是靠差分电压的正负。单端看：正端电压高于负端时代表逻辑“1”，反之为“0”。
为了方便调试，我把常见逻辑状态对应的单端电压整理成了表：
| 逻辑状态 | 正端（P）电压 | 负端（N）电压 | 差分电压（P - N） |
|---|---|---|---|
| 逻辑 1 | ≈ 2.42V | ≈ 1.62V | +800mV |
| 逻辑 0 | ≈ 1.62V | ≈ 2.42V | –800mV |
注意：这里的电压都是对 GND 的直流值。你如果拿示波器用直流耦合看波形，会发现信号始终在 1.6V ~ 2.4V 之间摆。这也是 LVPECL 和 CML 最大的视觉区别——CML 的共模更低，摆幅更小。
我曾经踩过的坑：刚入行时，有一次用交流耦合接 LVPECL，结果接收端直流偏置没设对，信号眼图全歪了。后来才明白——LVPECL 的共模电压是 VCC - 1.3V 左右，交流耦合一定要在接收器这边把偏置电压拉到那个水平。别偷懒！
一张图看懂 LVPECL 电平体系
下面这个 SVG 是本章的核心结构图。它梳理了 LVPECL 从供电到终端再到逻辑电平的完整链路，方便你查框架。
避坑汇总：你可能会遇到的几个麻烦
- 终端电压必须准：如果终端电阻的参考电压不是 VCC - 2V，输出直流电平会偏移，严重时导致逻辑错误。我曾经用稳压二极管分压代替电阻分压，温度一跑偏，整个链路失锁。后来老老实实用精密电阻。
- 交流耦合的陷阱：LVPECL 的共模大约比 VCC 低 1.3V，交流耦合后接收端的偏置必须自己搭。很多现代 FPGA 的差分输入会自动偏置到 LVPECL 电平，但不一定都支持 2.5V 供电的 LVPECL，得看 datasheet。
- 供电噪声敏感：因为输出摆幅只有 800mV，而且共模是对 VCC 直接敏感的，所以电源纹波会直接耦合到信号上。我习惯在 VCC 引脚放一个 0.1µF + 47pF 的去耦电容组合，能有效抑制 50MHz 以上的电源噪声。
总结三个最要记住的数：
- VOD 典型 800mVpp，差分 100Ω 终端
- VCM 约 VCC - 1.3V（3.3V 下 ≈ 2.0V）
- 单端 VOH 约 VCC - 0.9V，VOL 约 VCC - 1.7V
把这些基础记牢，后面我们看 LVPECL 与 CML 的接口匹配时，才不会手忙脚乱。其实说白了，时钟设计里 80% 的问题都出在电平没搞清楚。你把它吃透了，后面剩下的事就只是阻抗和走线了。