协议架构分层：物理层、链路层、应用层的基本职责与数据流向
JESD204B 协议为什么非要分成三层？我早期做设计时也有这个疑问。其实说白了，分层是为了把复杂问题拆开。每一层只关心自己的事，层与层之间约定好接口就行。就像我们做硬件开发，从来不会让一个模块既管时钟又管数据校验——那会乱成一锅粥。
下面我按自己的理解，从底层往上讲。你想象一下数据从转换器出来，一路跑到接收端，每一层都干了什么。
物理层（Physical Layer）—— 最苦最累的打工人
物理层是协议栈的根基，负责把数字比特流变成实实在在的差分信号，在 PCB 走线上跑。我习惯把它想象成高速公路的沥青路面——再好的车（链路层帧结构），路不行也白搭。
物理层干的事，说白了就三件：
- 串行化：把并行的数据字（比如 20bit）转成串行比特流，按线速率往线缆上怼。
- CML 差分驱动：用电流模式逻辑（CML）发送差分信号。我跟很多新人说过：别把 CML 和 LVDS 搞混，JESD204B 在 Gbps 级别必须用 CML，它驱动能力强，适合长距离。
- 时钟数据恢复（CDR）：接收端从数据流里恢复出采样时钟。这里有个坑——发送端和接收端的参考时钟频率必须一致，不然 CDR 锁不住。
物理层的线速率决定了整体吞吐。比如 12.5 Gbps 的线速率，理论上单通道能传 12.5 Gbps，但实际还要刨去 8B/10B 编码的 20% 开销。我曾经在一款 16 位 1 GSPS ADC 上做接口，线速率跑到 10 Gbps，PCB 布线稍微拉长 2 厘米，眼图就闭合了。所以，物理层设计时，走线长度、阻抗控制、过孔数量都是硬功夫。
物理层关键参数：线速率（Gbps）、CML 差分摆幅（典型值 800 mVpp）、预加重/去加重、SYSREF 与数据时钟的抖动要求。
注意：物理层的「去斜」（de-skew）能力有限。如果多条通道之间的 PCB 走线长度差异超过 50 ps，链路层很难通过缓冲来对齐。我在实际项目里吃过这个亏——两条通道差了 3 cm 走线，结果对齐字符错位，整板功耗飙升 30%。
链路层（Link Layer）—— 调度员和翻译官
链路层是协议栈的中间层，也是协议最复杂的一层。它负责把应用层的采样数据转成帧格式，再通过 8B/10B 编码变成物理层能传输的比特流。你想想看，为什么要有这一层？因为应用层的数据是随机的（可能全是 0 或全是 1），物理层的 CDR 需要足够的跳变沿才能恢复时钟。链路层通过 8B/10B 编码保证直流平衡，确保 CDR 不会跑飞。
链路层我分三个子模块来讲：
- 加扰（Scrambling）：可选功能。加扰是为了避免数据中出现长串的 0 或 1，以及减少 EMI。我个人习惯在高速率（5 Gbps 以上）时打开加扰，它能让频谱更平坦。但记得，加扰必须在链路建立完成后再启用。
- 8B/10B 编码：把 8 bit 数据映射成 10 bit 码字，保证每个码字中 0 和 1 的个数差不超过 2。为什么不是 8B/12B？因为 10 bit 足够保证直流平衡，再多浪费带宽。
- 成帧与对齐：链路层以「多帧」为单位组织数据。每个多帧开头插入一个对齐字符（/A/ 字符），接收端用它来锁定帧边界。我在初期调试时，经常因为对齐字符插入位置不对导致接收端丢帧——后来发现是帧格式配置和发射端没对上。
| 链路层子功能 | 关键作用 | 我踩过的坑 |
|---|---|---|
| 加扰 | 降低 EMI，改善频谱 | 加扰产生的随机模式让误码率瞬间恶化 |
| 8B/10B 编码 | 直流平衡，时钟恢复 | 误将逗号序列当成普通数据解码 |
| 成帧与对齐 | 保证帧边界一致性 | 没考虑到 SYSREF 必须与多帧对齐 |
实用技巧：链路层配置时，K（帧内字节数）和 F（每帧的样本数）要匹配 ADC/DAC 的输出位宽。比如 16 位 × 2 通道，样本组格式用 4 字节一帧。多帧则取决于你的缓冲深度。
应用层（Application Layer）—— 打包员和标签工
应用层离用户最近。它负责把 ADC 采样出来的原始数据打包成协议规定的样本组格式，再加上控制字节（用户自定义数据）。说白了，应用层只管数据长什么样子，不管数据怎么传输。
应用层的主要职责：
- 样本组封装：把多通道的采样数据按样本组格式排列。比如 4 通道 × 16 bit，样本组可以包成 8 字节一组。
- 控制字节：每个多帧的最后 1~4 个字节留给控制数据。它可以用来传输通道状态、温度告警、增益调节等信息。我在项目里用过这 4 个字节来传 ADC 的自动校准状态，省掉了额外的 SPI 配置。
- 样本组对齐：保证所有通道的数据在同一个帧内对齐。接收端靠帧时钟来解析样本边界。
应用层的精度与数据流向直接相关。举个例子，一个 16 bit 的 ADC，应用层会把采样值放到帧的前 16 bit 中，剩下 4 bit 可以填充或保留。相信我，画帧结构图是理解应用层最好的方法，我每次培训都让人手画帧的字节排列。
样本组格式示例：
4 通道 16 位 ADC，每帧封装一个样本组。
Byte 0~1：通道 0 采样值
Byte 2~3：通道 1 采样值
Byte 4~5：通道 2 采样值
Byte 6~7：通道 3 采样值
帧边界由 SYSREF 定义的多帧起始位置确定。
数据流向的实战体会
数据从应用层进入，经过链路层包装，再交给物理层发送。反过来，接收端从物理层拿到比特流，链路层解析出帧结构，应用层提取出采样数据。
我曾经有一个案例，ADC 输出数据一直错位。检查链路层后发现是对齐字符在不同通道上位置不一致。为什么？因为物理层的走线长度差异超过了链路层的缓冲能力。最后我在链路层里把每个通道的帧缓冲深度多配了 2 个字节，问题解决。这说明，三层之间不是孤立的，物理层的时延问题可能要靠链路层来补。
总结一句话：物理层保证能传，链路层保证传得对，应用层保证传得明白。理解了这三层的分工和牵制，JESD204B 就算入门了。