4. 差分对布线、端接与耦合：硬件连接的几个关键点
JESD204B 的物理层说穿了就是高速差分信号。ADC 和 FPGA 之间能不能稳定通信，往往就看你 PCB 上那几对差分线画得怎么样。我最早做 10Gbps 以上链路时吃过不少苦头，后来摸出几个规律——先把核心逻辑理顺，再动手画板。
4.1 差分信号基础——别把它当普通数字线
一个 JESD204B 通道由两条线组成：P 和 N。信号靠 P 减 N 的电压差来传输。好处是共模噪声可以被抵消，但前提是两条线要完全对称。
嗯，这里要注意：你看到的眼图质量，很大程度取决于阻抗连续性和差分对内的等长控制。我见过有人把差分对当成两根独立的 50Ω 单端线来画，结果眼图塌得一塌糊涂。
核心原则：差分阻抗 100Ω（单端 50Ω 对地），对内等长 ≤ 5 mil，与其他信号间距 ≥ 3 倍线宽。
4.2 差分对布线要点——从扇出到过孔
布线时脑子里要有电流回流的路径。差分信号的返回电流主要就在两根线之间，不依赖地平面。但如果你把两条线拉得太开，回流通路就会变大，辐射和串扰都上来。
- 线宽线距：根据叠层和板材计算，通常微带线耦合间距 6–8 mil，带状线可以更近。我用的是 Polar Si9000 算阻抗，确保单端 50Ω，差分 100Ω。
- 等长控制：走蛇形线时注意不要有锐角，蛇形线长度差最好控制在 1ps 以内（约 0.2mm 的 FR4 走线）。
- 参考层：差分对下方必须有完整的地平面。我曾经在 ADC 扇出区域下方切了个电源分割，结果 BER 直接飙到 1e-9。
- 过孔：尽量少用过孔。实在要换层，成对放回流地过孔。我习惯在换层处加两个接地过孔包围信号过孔。
注意：不要把差分对布在不同的层上。P 和 N 在同一层且紧耦合，共模抑制比才高。
4.3 端接电阻设计——PCB 上的小元件，大作用
JESD204B 的接收端（不管是 ADC 还是 FPGA）通常内置了 100Ω 差分端接，但你也要留意 PCB 上的端接电阻位置。
我个人的习惯是：如果是 FPGA 内部没有终端电阻的 Bank，必须在外侧就近放一个 100Ω 电阻。电阻的位置越靠近接收引脚越好，过孔到电阻的走线越短越好。
端接电阻的常见贴法：
| 方案 | 位置 | 适用场景 | 备注 |
|---|---|---|---|
| 差分对末端跨接 100Ω | 靠近接收引脚 | FPGA/ADC 未内置端接 | 最常用，0402 封装 |
| 两路 50Ω 下拉到电源/地 | 接收端 | 特定 ADC 要求共模 | 共模电压需匹配 |
| AC 耦合后的端接 | 耦合电容之后 | 需要进行 DC 电平移动 | 电容避免直流失调 |
你想想看，端接电阻选不对，信号反射到发送端，会导致眼图闭合、误码率激增。我在调试一块 10Gbps 板卡时，就因为端接电阻没焊在接收引脚附近（隔了几个过孔），眼图质量差了 60%。
4.4 AC 耦合电容——不只是“放个电容”
JESD204B 的发射端一般都输出 AC 耦合，目的是去掉直流偏置，让发送和接收的共模电压独立调节。电容选值和位置都有讲究。
容量通常选 0.1 µF 或 0.22 µF。太大（比如 1 µF）会让低频信号衰减不够，而且电容的谐振频率更低；太小（比如 10 nF）则会让数据信号的低频成分被衰减，引起码型相关抖动。
电容的封装我推荐 0402 或 0201。大封装（0603 以上）的寄生电感大，高速信号会被“卡住”。
位置方面：电容要放在差分对的“中等位置”，一般离发射端 500–800 mil 比较合适。太近会影响发送器的共模控制，太远则走线过长。
另外，电容两个焊盘之间的走线不要挖空地平面。有人为了减少寄生电容在电容下方切地，反而破坏了阻抗连续性。我一般保持电容下方的参考层完整，只是稍微掏空一点焊盘周围的阻焊。
小技巧：AC 耦合电容的焊盘两端各加一个接地过孔，辅助高频信号回流。我没有严谨的理论依据，但实测效果不错。
4.5 硬件连接检查清单——少走弯路
画完板子准备投板前，建议逐项过一遍。我自己有张 checklist：
- 差分对阻抗：单端 50Ω ±5%，差分 100Ω ±5%（用 TDR 或阻抗计算工具验证）。
- 对内等长：长度差 ≤ 5 mil，蛇形线间距 ≥ 3 倍线宽。
- 对间等长：同一通道的多个 lane 长度差 ≤ 20 mil（对于 ≤12.5Gbps）。
- 端接电阻：物理位置离接收引脚 ≤ 200 mil，无 stub。
- AC 耦合电容：容量 0.1 µF ±20%，封装 0402 或 0201，两端回流地过孔。
- 参考层完整性：差分对下方无分割，无挖空。
- 过孔：每对差分信号最多 2 个，并带回流地过孔。
我曾经踩过一个坑：画板时所有差分对都走得很规矩，唯独 ADC 的 SYNC~ 信号走线过长且没包地，导致 SYNC 上升沿的上冲耦合到数据线上，BER 一直不稳定。后来在 SYNC~ 线上串联 22Ω 端接电阻并缩短走线，问题解决。
4.6 整体硬件连接逻辑示意图
下面这张图把 ADC 到 FPGA 的硬件连接主干概括了出来。你可以对照自己的设计检查每一步。
图里你可以看到信号路径：ADC 差分输出 → 差分对走线（等长、100Ω） → 端接电阻（尽量靠近 FPGA 引脚） → AC 耦合电容（容量 0.1 µF） → FPGA 差分输入。这个顺序是固定的。注意电容没有放在 FPGA 内部而是放在板子上，这样更换不同容值更方便调试。
4.7 一些板级测量的经验
焊接完样板后，别急着上高速时钟。我通常先用万用表测一下差分 P 到 N 的直流电阻——应该在 100Ω 附近（包括端接电阻）。然后上电后用示波器看直流共模电压，一般 ADC 输出约 0.9–1.2V，FPGA 输入阻抗匹配后也应落在同一范围。
最后再用高速示波器（带宽至少是信号频率的 3 倍）看眼图。眼图睁开宽度和高度能快速判断你的差分对设计是否合格。
说白了，硬件连接做好了，JESD204B 的调试就成功了一大半。剩下的同步和链路训练都是协议层面的问题，但那得先把物理层稳住才谈得上。