1. ESD 基本概念与危害原理——静电是怎么“烧”掉你的芯片的
各位工程师朋友，今天咱们聊聊 ESD。什么是 ESD？说白了，就是静电放电。我们平时在冬天摸门把手“啪”一下的感觉，就是一次微型的 ESD 事件。但在电子设备面前，那一下可不是小事。
记得我刚入行那会儿，觉得 ESD 防护嘛，不就是加个 TVS 管？结果有一次调试一块高速板，调了三天怎么都不通，最后发现是芯片的某个引脚已经被静电打坏了。从那以后，我再也不敢小看 ESD。
1.1 静电是怎么产生的？——物理过程很简单
静电的产生，本质上就是电荷的转移和积累。两个不同材料接触又分开，电子就会从一个表面跑到另一个表面。比如你穿着塑料底的鞋在地毯上走几步，身体就可能积累几千甚至上万伏的电压。
几个典型环境下的静电电压，我列个表给你看看：
| 环境/操作 | 典型静电电压 (V) | 对人体的感觉 |
|---|---|---|
| 在地毯上行走（相对湿度 20%） | 35,000 | 有明显的电击感 |
| 在地毯上行走（相对湿度 80%） | 1,500 | 几乎无感觉 |
| 从工作椅上站起来 | 5,000 – 15,000 | 可能感觉到 |
| 拿塑料袋或泡沫 | 5,000 – 20,000 | 不一定感觉到 |
| 在普通工作台前操作 | 2,000 – 8,000 | 偶尔感觉到 |
你看，人体能感觉到静电放电，通常需要 3,000V 以上。但很多半导体器件，在 500V 甚至更低的静电冲击下就可能报废。这里有个认知差：你感觉不到，不代表芯片没受伤。
1.2 静电放电是如何发生的？——三个物理阶段
一个完整的 ESD 事件，我习惯把它分为三个阶段：
- 电荷积累阶段：两个物体摩擦或感应，导致电荷分离，其中一个物体积累了净电荷。
- 电场建立阶段：积累的电荷在物体周围建立起强电场。当电场强度超过了空气的击穿场强（大约 3kV/mm），空气就会被电离。
- 放电阶段：电离的空气形成导电通道，电荷在极短时间（纳秒到微秒级）内通过这个通道释放。电流峰值可以高达几十安培。
听起来是基础物理，对吧？但这些过程直接决定了后续的破坏力。
从上图可以看出，整个过程速度快得惊人。我见过不少同行在设计高速接口时，总觉得 ESD 保护是“锦上添花”，结果流片回来一测，JESD204B 这个高速通道就是不通。为什么？多半是静电已经在焊接或测试环节偷偷打坏了。
1.3 对电子设备的破坏机制——两种主要的“死法”
静电进入芯片，怎么破坏的？我把它分为两大类：
1.3.1 随即失效（硬损伤）
这类损伤是立刻可见的，基本宣告器件死亡。主要包括：
- 介质击穿：栅氧化层被高压打穿。MOSFET的栅极绝缘层非常薄，几十伏就可能击穿。一旦击穿，栅极和沟道就短路了。
- 结热烧毁：大电流通过 PN 结，瞬间产生大量热，局部温度可能超过硅的熔点（1414°C），导致材料熔化，形成熔丝或短路。
- 金属化熔融：芯片内部的铝或铜布线太细，扛不住脉冲电流，瞬间熔化开路。
关键数据： 现代先进工艺下，栅氧化层的厚度可能只有 1-2 nm，击穿电压低至 2-3V。而一个 HBM 模型下的 ESD 事件，在芯片内部产生的电压可能高达几十伏到几百伏。所以，没有保护结构，芯片就是裸奔。
1.3.2 潜在失效（软损伤/劣化）
这类损伤更隐蔽，也更让工程师头疼。器件没有立刻坏，但内部已经受损了。我以前就吃过这个亏：一批板子测试全过，结果客户用了三个月，陆续出现误码、锁死。一查，全是 ESD 导致的潜在损伤。
- 栅氧化层陷阱累积：多次较低的静电应力，会在栅氧化层中留下电荷陷阱。阈值电压会漂移，开关速度变慢，最终导致时序违规。
- PN 结漏电增大：结区被局部击穿但没完全烧毁，只是漏电流从原本的 pA 级变成了 μA 级。这会影响静态功耗，严重时破坏信号电平。
- 互连金属空洞/迁移：多次脉冲冲击导致互连线局部出现空洞，电阻增大，最终开路。
你想想看，一个 JESD204B 接收器，如果内部的输入缓冲器因为潜在失效导致带宽下降了一点，结果就是高频率下眼图闭合。你找遍所有常规测试，都发现不了问题。
1.4 影响 ESD 敏感度的几个关键因素
- 工艺尺寸：越小越脆弱。90nm 比 180nm 敏感得多，7nm 的栅极几乎可以说不设防。
- IO 类型：高速差分对（JESD204B 的 CML 接口）通常比普通单端 IO 更敏感，因为为了速度，内部老早就做了防护妥协。
- 封装与 PCB 布局：封装寄生电感和布线会耦合或衰减 ESD 能量。有些情况下，封装反而成了“放大器”。
- 环境湿度：低湿度下（<20% RH），静电电压可以轻松上万。
曾经踩过的坑： 我在调试一款 JESD204B ADC 时，发现频繁出现同步丢失。一开始怀疑电源噪声，折腾了两周。最后用高倍显微镜观察，才发现是 ESD 导致芯片内部 ESD 保护结构轻微损坏，保护二极管的漏电流影响了参考电压的稳定性。嗯，从此 PCB 上来板测试前，我必定会先检查接地和 ESD 防护措施。
1.5 为什么高速接口（JESD204B）更怕 ESD？
简单来说，有三个原因：
- 带宽限制：JESD204B 跑在 12.5 Gbps 甚至更高。为了保护高速信号，IO 上的 ESD 结构必须极低电容（< 0.5 pF）。电容小了，自然吸收能量的能力就差，更容易被击穿。
- 直流偏置敏感：JESD204B 的 CML 输出通常要求共模电平非常精确。ESD 导致的任何漏电都会破坏共模，直接影响信号质量。
- 抗扰度裕量小：高速信号的电压摆幅越来越小（从 3.3V 降到了现在的 200-400mV）。一点点干扰就可能把信号“淹没”。
所以，对 JESD204B 这类接口，ESD 防护不是“要不要加”的问题，而是“怎么加才能既保得住芯片，又不影响信号质量”。后面的章节，我会详细讲具体怎么设计。
个人习惯： 现在我做一个新项目，在原理图阶段就会把 ESD 保护器件选好，同时跑 SI 仿真，看看加上的 TVS 会不会影响眼图。不要等到板子回来再去补救，那不仅被动，而且经常无解。