2. 高速链路概述：典型架构、GTY结构与评估指标
好，咱们进入第二章。这一章是后续所有仿真和预分析的基础。我先把高速链路这栋“大楼”的骨架给你搭清楚，再说说GTY这个核心收发器长什么样，最后告诉你用什么尺子去量它干得好不好。
你想想看，一条高速信号从芯片A跑到芯片B，中间经历了什么？不是简单拉根线就行。我个人习惯把高速链路拆成三块：发送端、传输通道、接收端。下面这张图能帮你快速建立整体印象。
2.1 典型高速串行链路架构
为什么现在大家都用串行，不用并行？说白了，并行总线在速率上去后，skew和crosstalk很难控制，而且PCB走线成本高。串行链路只用一对差分线，速率却能轻松上几十Gbps。
一个完整的链路，通常包含这些环节：
- 发送端（TX）：核心是把低速并行数据变成高速串行比特流。我习惯关注它的输出摆幅、预加重设置和抖动。
- 传输通道（Channel）：这是SI工程师的主战场。包含PCB走线、过孔、连接器、电缆和AC耦合电容。我记得有一次项目，连接器选型没做好，导致整个链路回损超标，眼图完全闭合。
- 接收端（RX）：接收被严重劣化的信号，用均衡器把它“拉”回来，再恢复时钟并判决出数据。CTLE和DFE是这里的关键。
2.2 GTY收发器基本结构
GTY是Xilinx高端FPGA里的高速串行收发器。做SI仿真绕不开它，因为它的内部结构决定了我们能设置哪些参数，以及最终的性能上限。
嗯，GTY的结构，其实可以理解为TX-RX对称加上一个共享的PLL和时钟网络。它的TX和RX是独立的通道，但共用参考时钟。
| 子模块 | 功能说明 | 我的关注点 |
|---|---|---|
| TX PLL | 产生高速串行时钟，锁定参考时钟 | PLL抖动是TX总抖动的主要来源 |
| TX Gearbox | FPGA内部并行数据转换为串行数据 | 位宽和速率匹配 |
| TX Driver | 差分电流模式输出，可调摆幅和共模 | 输出幅度影响通道损耗预算 |
| TX Pre-Emphasis | 对信号高频分量进行预加重 | 补偿通道的高频损耗 |
| RX CTLE | 连续时间线性均衡器，增强高频增益 | 增益设置过高会放大噪声 |
| RX DFE | 判决反馈均衡器，消除ISI | tap数越多，能消除的符号间干扰越长 |
| RX CDR | 从数据中恢复时钟，调整相位 | CDR带宽影响抖动容限 |
| RX Slicer | 将模拟信号判决为数字0/1 | 判决阈值和灵敏度 |
我记得有一次，我们在调试GTY链路时，发现接收侧眼图底部有大量误码。折腾了两天，最后发现是RX CTLE的增益设置过高，把噪声也放大了。后来我把CTLE降了一档，再配合DFE，误码率直接降了三个数量级。
2.3 链路评估指标
好了，架构有了，结构了解了。那你怎么判断一条链路设计得好不好？光靠感觉可不行，得用硬指标说话。
我个人最常用的评估指标，可以分成两类：时域的和频域的。不过你想想看，最终接收端的判决只看眼图，但眼图的好坏又是由S参数、抖动、噪声这些底层因素决定的。
2.3.1 频域指标
- 插入损耗 (IL/SDD21)：描述通道对信号的衰减程度。通常要求奈奎斯特频率处的损耗不超过-20dB到-30dB。我习惯先看这个指标大概判断通道是否“可用”。
- 回波损耗 (RL/SDD11/SDD22)：阻抗不匹配导致信号反射。RL越差，眼图质量越差。一般要求 -10dB 以上。
- 串扰 (XTALK/SDD21_Next/Fext)：相邻信号线之间的干扰。近端串扰(FEXT)和远端串扰(NEXT)都要关注。
2.3.2 时域指标
- 眼图 (Eye Diagram)：最直观的评估。眼高、眼宽、抖动直接反映了信号质量。我一般看眼高是否大于接收端slicer的灵敏度阈值。
- 总抖动 (TJ)：包含随机抖动(RJ)和确定性抖动(DJ)。TJ决定了误码率的高低。GTY的CDR对低频抖动容忍度较好，但高频抖动很难滤除。
- 码间干扰 (ISI)：由于通道的带宽限制，前一位信号影响后一位的判决。DFE就是专门用来消除ISI的。
2.4 指标间的关联与权衡
这些指标不是孤立的。举个简单的对应关系，你就明白了：
| 现象 (时域) | 根本原因 (频域) | 修正手段 |
|---|---|---|
| 眼图衰减，眼高不足 | 插入损耗过大 (IL) | 预加重/CTLE |
| 眼图抖动增大 | 回波损耗差、串扰、PLL抖动 | 优化阻抗匹配、减少串扰 |
| 误码率居高不下 | ISI严重，DFE tap数不够 | 增加DFE tap或优化通道 |
| 高速率下眼图关闭 | 高频损耗与反射叠加 | 使用更优的板材、缩短走线 |
你想想看，理解了指标间的因果关系，做仿真时就知道该从哪里下手。比如你测得RX端的抖动很大，那你就该去查是TX PLL的随机抖动太大，还是通道的回损导致了确定性抖动。方向对了，解决问题才快。
- 高速链路 = TX + 通道 + RX，每一环都影响最终性能。
- GTY收发器内部结构复杂，TX的预加重和RX的均衡器需要协同工作。
- 评估链路看三个核心：频域(S参数)、时域(眼图)、统计域(抖动/BER)。
- 不要孤立看指标，要理解它们之间的关联。比如RJ和DJ加起来等于TJ，TJ直接决定了BER。
好了，这一章的硬知识就这些。掌握了这些概念，你再看后面的SI仿真和GTY预分析，心里就有底了。不会被我说的那些S参数、眼图模板、抖动分解这些术语绕晕。