反射现象与匹配：信号质量的第一道坎
说实话，反射这东西，在我刚入行那会儿是吃过亏的。有一次调试一块高速板，时钟信号眼图怎么都睁不开，抓包数据全是CRC错误。折腾了两天，最后发现就是一根走线末端没做匹配——说白了，信号跑到终点发现路断了，又弹回去了。从那以后，我设计任何高速信号，第一件事就是看匹配。
信号反射是怎么发生的？
信号在传输线上跑，就像水在管道里流。管道粗细变了，水流就会产生回波。信号也是一样——当它遇到阻抗不连续的地方，一部分能量继续往前，另一部分就被反射回来。
反射的根本原因只有一个：瞬时阻抗不匹配。
我们用一个简单的参数来描述反射的强弱——反射系数 Γ。公式不复杂：
Γ = (Z_load - Z0) / (Z_load + Z0)其中 Z0 是传输线的特性阻抗，Z_load 是负载端的输入阻抗。
关键结论：当 Z_load = Z0 时，Γ = 0，反射为零。当 Z_load 为开路（无限大）时，Γ = 1，信号全部反射回来。当 Z_load 为短路（0）时，Γ = -1，信号反相反射。
我在项目中见过最典型的场景是：一个DDR3数据线末端接了高阻抗的输入缓冲，反射回来的信号叠加到原信号上，造成了超过 30% 的过冲。板子能跑，但抓包总有偶发的误码。
反射对抓包有多大影响？
你想想看，反射回来的信号会跟原始信号叠加。结果就是：
- 过冲（Overshoot）：信号幅度超过预期，可能触发接收端保护二极管，甚至损坏芯片。
- 下冲（Undershoot）：信号跌到阈值以下，导致误判逻辑电平。
- 振铃（Ringing）：信号来回弹，要振荡好几个周期才能稳定下来。
- 台阶（Staircase）：反射信号在上升沿上形成台阶，让采样点判断出错。
我记得有一次帮客户分析USB 2.0抓包失败的问题。用示波器一看，D+线的上升沿上有个明显的台阶。追踪过去，发现走线分支没有做匹配，反射路径比主路径长了将近 2ns——恰好落在了采样窗口内。抓包成功率只有 60% 左右。
反射有多严重？用TDR看一眼
时域反射计（TDR）是看反射最直观的工具。它会发射一个快沿脉冲，然后看反射回来的波形。我习惯用TDR做板级验证，特别是第一次投板的时候。
下面的表格总结了不同匹配状态下反射波形的基本特征：
| 负载状态 | 反射系数 Γ | TDR 波形特征 | 抓包影响 |
|---|---|---|---|
| 匹配（50Ω → 50Ω） | 0 | 平坦，无反射 | 误码率最低 |
| 开路（50Ω → ∞） | +1 | 电压跳升到 2 倍 | 严重过冲，易误触发 |
| 短路（50Ω → 0Ω） | -1 | 电压跌到 0 | 信号幅度不足，无法识别 |
| 容性负载 | 负值（渐变） | 先下冲再回升 | 上升沿变缓，时序裕量变小 |
| 感性负载 | 正值（渐变） | 先上冲再回落 | 振铃，采样点不稳定 |
我的一个判断技巧：如果抓包在某个特定速率下 OK，但降速反而出错，十有八九是反射问题。因为降速时信号边沿变缓，跟反射波的相对相位发生变化，正好落在了阈值的临界区。这个坑我踩过两次，印象很深。
两种匹配策略：源端 vs 终端
解决反射，说白了就两条路：要么让信号发出去的时候就被“调教”好，要么在终点把它“吸收”掉。这两种思路对应着源端匹配和终端匹配。
下面的SVG图展示了这两种匹配方式的典型拓扑：
源端匹配：性价比最高的方案
源端匹配，也叫做串联终端匹配。做法很简单：在驱动端串一个小电阻，让驱动端输出阻抗加上这个电阻后，正好等于传输线的特性阻抗。
计算公式：
Rs = Z0 - R_driver比如特性阻抗 Z0 = 50Ω，驱动端输出阻抗 R_driver 大约 20Ω，那么串联电阻 Rs = 30Ω（取标称值 33Ω）。
我的布局习惯：这个电阻必须紧贴着驱动芯片的管脚放，距离不超过 5mm。你放在半路上就没用了——反射已经形成，再去消除已经没有意义。
源端匹配的优缺点：
- ✅ 优点：功耗低（不消耗额外直流电流），只加一个电阻，成本几乎为零。对点对点走线效果很好。
- ⚠️ 缺点：对多负载（菊花链/星形拓扑）效果差，因为反射会从多个分支回来。信号幅度会被衰减到只有原来的一半左右（分压效应）。
终端匹配：一杆子捅到底
终端匹配是在接收端把信号“吃掉”。最常见的是并联到GND的50Ω电阻。
终端匹配的常见做法有几种：
| 类型 | 电路形式 | 典型应用 | 优缺点 |
|---|---|---|---|
| 单电阻并联 | Rt 接到 GND | CMOS 单端信号（低速） | 结构简单，功耗大，输出低电平时有直流 |
| 分压式（戴维宁） | R1 到 VCC，R2 到 GND | LVTTL、HSTL | 无源匹配，功耗可控，但多用一颗电阻 |
| RC 串联 | R 串联 C 到 GND | 高频/差分信号 | 无直流功耗，但 C 会引入额外延时 |
| VTT 端接 | Rt 接到 1.5V/1.8V 参考电压 | DDR3/DDR4 数据线 | 匹配精度高，需要额外 VTT 电源 |
我个人最常用的是戴维宁端接，尤其是在电平标准比较常见的接口上。它能让驱动端推拉电流均衡，抓包波形也最干净。
曾经踩过的坑：有一次我设计一块 MIPI DSI 的板子，未端用了 100Ω 差分并联匹配。仿真时一切正常，实际测试发现上升沿有振铃。查了半天发现——匹配电阻离接收端太远了，走了将近 20mm 才到焊盘。把电阻挪到距离接收端 3mm 以内，振铃立刻消失。所以记住：终端匹配电阻必须放在接收端的正对面，走线越短越好。
到底选源端还是终端？
这个问题没有标准答案，但我有自己的一套判断习惯：
- 点对点、走线短（< 3英寸）、速率一般（< 200MHz）：用源端匹配，省钱省事。
- 点对点、走线长、速率高（> 400MHz）：用终端匹配，波形质量优先。
- 多点负载、共享总线（如 SDRAM 数据线）：必须用终端匹配，单一源端匹配搞不定。
- 差分信号（USB、HDMI、PCIe）：使用差分匹配，通常是在接收端跨接 100Ω 电阻（或芯片内部已经集成）。
- 功耗敏感场景（电池供电）：优先考虑源端匹配，或者上拉/下拉分压匹配，避免持续直流。
最后多说一句：做完 PCB 设计后，不要只看仿真结果。抓包分析是终极验证——如果抓包数据在长时间运行后出现零星的误码，而且误码率随温度和电压波动，反射的可能性非常大。我曾经解决过一个 USB 3.0 抓包丢包的案子，问题就是终端匹配电阻的封装太大引起的寄生电感。换成 0402 的封装后，问题迎刃而解。