第2章 PCB走线阻抗控制：特性阻抗、差分阻抗、单端阻抗的概念与设计
做PCB设计，尤其是高速信号或射频部分，你早晚会碰到一个绕不开的词——阻抗控制。我刚开始入行那会儿，觉得只要把线连上、通断正常就行。直到第一次测自己的板子，眼图完全糊成一团，才意识到阻抗这玩意有多要命。
说白了，信号在PCB走线上传输，就像电流在水管里流动。水管粗细突然变化，水就会产生反射、溅射；走线阻抗如果突变，信号也会反射，轻则振铃，重则误码。抓包工具采到的波形全是毛刺，根本没法分析。嗯，咱们这一章就把三种阻抗讲透。
核心一句话：阻抗控制，就是让传输线特性阻抗连续，让信号能量无损地从驱动端传到负载端。你只要记住“连续”二字，后面所有设计都围着它转。
1. 特性阻抗 Z₀：所有阻抗的起点
特性阻抗是传输线本身的固有属性，跟信号频率、走线长度无关。它的定义是：在无限长均匀传输线上，行波电压与行波电流的比值。公式长这样：
Z₀ = √( (R + jωL) / (G + jωC) )实际高频PCB中，损耗R和G可以忽略，简化为：
Z₀ ≈ √( L / C )你看，只要控制好单位长度的电感和电容，就能控制特性阻抗。常见单端走线阻抗标准是50Ω（射频）或75Ω（视频）。
我个人的经验：第一次做一块3GHz的放大器板，按手册算出来50Ω走线宽度是0.5mm，结果打样回来测试S11，反射大到离谱。后来发现厂家叠层厚度变了，没及时更新Gerber的阻抗计算参数。从此我养成了一个习惯——每板一算，绝不信任上一次的叠层参数。
| 参数 | 微带线（外层） | 带状线（内层） |
|---|---|---|
| 参考层 | 单层（一个地平面） | 双层（上下都有地） |
| 阻抗范围 | 20~120Ω | 30~100Ω |
| 介质厚度H | 影响非常大 | 上下对称影响 |
| 线宽W | 主要调节手段 | 配合H共同决定 |
避坑提醒：很多工具算的50Ω走线宽度，在板厂实际生产中会因为蚀刻、电镀导致偏差±10%。我的做法是：让板厂提供他们的阻抗计算表，然后按他们推荐的线宽画图，到板前先让他们确认一次。
2. 差分阻抗 Z_diff：两根线一起跑
差分对是现代高速总线（USB、HDMI、PCIe、以太网）的标配。差分阻抗是两条线之间的阻抗，跟每条线自己的对地单端阻抗以及线间耦合有关系。
核心关系式（弱耦合近似）：
Z_diff ≈ 2 × Z₀ × (1 - k)其中k是耦合系数，线间距S越小，k越大，差分阻抗越低。标准差分阻抗一般是100Ω（LVDS、USB 2.0）或90Ω（USB 3.0、PCIe 3.0）。还有些特殊场景比如CAN总线用120Ω。
我曾有一次翻车经历：画一块带千兆以太网的板子，差分线间距按常规3倍线宽拉，阻抗算出来100Ω没问题。板子回来信号眼图不开，查了半天——差分对内部没有做等长，而且拐角处没做圆弧补偿，导致共模噪声增大。最后老老实实把等长做到5mil以内，拐角改成45°+圆弧过孔返回路径，问题才解决。
警告：差分阻抗不是“两条单端阻抗的简单并联”！你想想看，两条50Ω单端线不加耦合，并联阻抗是25Ω，但我们需要的差分别是100Ω。差模与共模的阻抗变换非常微妙，设计时必须同时考虑线宽W、线间距S、介质厚度H三个变量。
3. 单端阻抗 Z_se：最基础的单元
单端阻抗就是单根走线对参考地平面的阻抗，所有复杂拓扑都从它衍生。差分对中的每一条线，如果不考虑耦合，它自己的单端阻抗就是Z₀。当两条线靠近耦合后，单端阻抗会因耦合而略微降低（共模阻抗）或升高（差模阻抗）。
实际设计中，我常遇到这样的情况：客户要求差分阻抗100Ω，但叠层空间受限，线间距必须非常近。这时候两条线的单端阻抗如果还是50Ω，耦合后差分阻抗就会低于100Ω。解决办法是先把单端阻抗做到55-60Ω，耦合后再拉回100Ω。
| 阻抗类型 | 典型值 | 主要影响因素 | 设计难度 |
|---|---|---|---|
| 单端阻抗 Z₀ | 50Ω / 75Ω | 线宽W、介质高度H、介电常数εr | 低 |
| 差分阻抗 Z_diff | 90Ω / 100Ω / 120Ω | W、H、线间距S、Δ焊盘耦合 | 中 |
| 共模阻抗 Z_cm | Z₀/2 (弱耦合) | W、H、S | 高（常被忽略） |
我的常用设计流程：先确定目标阻抗 → 查厂家叠层表选介质厚度 → 用Polar SI9000或Saturn PCB Toolkit计算线宽 → 调整线间距满足差分阻抗 → 做TDR仿真验证。不仿真就投板？呵呵，我劝你别这么干。
4. 设计实战：三个必须检查的“坑”
- 参考层的完整 — 走线下方要有连续的地平面，不能有缝隙、割裂或供电层缺失。我见过一块DDR3板，因为电源层分割导致参考层消失，单端阻抗从50Ω直接跳到90Ω，眼图惨不忍睹。
- 过孔阻抗不连续 — 从顶层换到内层时，信号经过过孔，阻抗会骤降（因为过孔寄生电容增大）。我的补救方法：换层处加接地回流过孔，并做背钻减小过孔寄生。
- 板厂蚀刻精度 — 所有阻抗计算的理论值，最终都要靠板厂的工艺实现。建议在制板说明中明确“阻抗控制±10%”并要求提供TDR测试报告。
注意：千万不要以为在Cadence/Layout软件里把线宽画对，阻抗就自动对了。叠层结构、参考层、过孔、焊盘、走线拐角都会改变实际阻抗。你想想看，若你的差分线在BGA扇出时有一段线宽突变，那点阻抗突变就足以把信号完整性干趴。
最后说说跟抓包的关系。你抓Wireshark或者用示波器抓协议波形时，看到的码型抖动、上升沿过冲、反射台阶，十有八九都是阻抗不匹配导致的。假设你抓USB差分信号，共模噪声大到一定程度，协议芯片会直接复位，抓包结果全是CRC错误。嗯，把阻抗控制好，就等于把抓包分析的信号底子打好。