4. 差分延时匹配概念
做高速数字设计，差分信号是躲不开的。
从USB、PCIe到DDR，差分对随处可见。但我发现，很多工程师对差分对的认识，还停留在“两根线走一起就行”。
嗯，这种想法，容易踩坑。
4.1 差分对内的P/N信号延时差
先理清一个基础概念。差分信号由P（正极）和N（负极）两根线组成。接收端真正关心的是(P - N)的差值。
理想情况下，P和N应该是完美的镜像。一个上升，另一个就下降。两者到达接收端的时间，应该完全一致。
但这个时间差，几乎不可能做到0。
P跟N之间的传播延时差，就是我们常说的对内skew。
为什么会存在这个延时差？我举几个常见的例子：
- 走线长度不匹配 —— 一根线比另一根长了10mil，差就来了。
- 过孔数量不同 —— P线走了4个过孔，N线走了3个，差又来了。
- 负载差异 —— P线上挂了测试点或ESD器件，N线没有。
我这几年调试下来发现，走线长度不匹配是出现频率最高的原因，也是最容易通过规则约束解决的。
关键概念： 差分对内延时差，单位通常是ps，有时也用mil（单位长度延时折算）。它的存在，会直接劣化信号的上升沿和眼图质量。
4.2 Skew与Delay Matching的关系
好，现在我们把话说明白。
Skew = 偏差；Delay Matching = 纠偏。
你想想看，如果一对差分线走线完全对称，P和N的传输延时理论上应该相同。但实际PCB板材有介质不均匀性，走线有拐角，过孔有寄生参数。这些都会引入skew。
我们做delay matching，就是要通过手段，把P和N的传输延时拉回一致。
核心操作包括：
- 等长走线 —— 并不是要长度相等，而是要延时相等。记得换算介质常数的影响。
- 蛇形走线补偿 —— 哪根线短了，就绕一下补回来。
- 对称布局 —— P和N的路径，尽量保持几何对称。
我个人的习惯是，在仿真阶段就把P/N的延时差跑出来。如果超过规范，就提前调整。不要等到PCB打样回来再发现，那时候改板成本就高了。
经验之谈： 我曾经遇到一个项目，DDR4的数据眼图总是不达标。查来查去，发现DQ[0]的P线比N线短了15mil。就是这15mil，让信号质量劣化了10%以上。补上蛇形走线后，眼图一下子就开了。
4.3 常见匹配规范
不同接口标准，对差分对内skew的要求差别很大。我整理了一张表，你参考一下：
| 接口标准 | 信号速率 | 对内skew要求 (典型) | 对应走线长度差 (FR4估算) |
|---|---|---|---|
| USB 2.0 | 480 Mbps | < 100 ps | < 500 mil |
| USB 3.0 | 5 Gbps | < 15 ps | < 75 mil |
| PCIe Gen3 | 8 GT/s | < 5 ps | < 25 mil |
| DDR4 DQ | 3200 MT/s | < 10 ps | < 50 mil |
| 1000BASE-T | 1 Gbps | < 50 ps | < 250 mil |
这张表告诉我们什么？
速率越高，skew预算越紧张。
像PCIe Gen3这种8 Gbps的信号，延时差只能容忍5 ps。折算成PCB走线长度，也就25~30 mil。你一个拐角拐不好，可能就超了。
规范的背后，其实是在跟时间裕度做博弈。skew越小，留给接收端采样的裕度就越大。
写到这里，我想强调几个硬性约束：
- 差分对内走线长度差，一般不超过5 mil（不严格的说法，但实际用下来很安全）。
- 蛇形绕线的间距，要满足3倍线宽以上，不然耦合会引入额外的skew。
- 过孔数量必须一致，偶数最好（经验：奇数过孔会引入共模噪声，我吃过亏）。
注意： 有些新手喜欢用“0 mil”作为对内等长目标。这不是好习惯。你想想看，走线有制造公差，0 mil目标违反了物理可实现规律。我个人建议，设一个合理的区间，比如 < 5 mil。
好，总结一下。
差分延时匹配，说白了就是让P和N信号同时到达接收端。skew是敌人，delay matching是武器。不同标准有各自的底线，我们要做的就是：尊重规范，留足裕度。
对了，最后提醒一句——仿真不要只看AC耦合，P/N的走线延时差，一定要在DC（时域反射计）模式下跑一遍。这个坑，我替你先踩过了。