3、差分对内延时匹配概念
说到差分信号，很多人第一反应就是“两根线，走一起，抗干扰”。
但真正让差分信号发挥威力的，不光是等长，更是内对两条线之间的延时匹配。
我自己做了这么多年高速设计，见过太多人把等长当成万能药，结果测试眼图还是一团糟。原因在哪？就在匹配精度上。
3.1 什么是延时匹配
简单说，差分对内延时匹配，就是让差分对内的 P 线和 N 线，从驱动端到接收端的传播延时尽可能相等。
你想想看，差分信号靠的是 P 和 N 之间的电压差来传信息。如果两条线的延时不一样，到达接收端的时间就错开了。这时接收器看到的，就不再是干净的反相摆幅，而是叠加了共模噪声的畸变信号。
我习惯用下面这张图来理解这个问题：
图中核心公式只有一个：
对内延时差 = | tPD_P − tPD_N |
这个值越小，差分信号越干净。
3.2 为什么需要匹配
说白了，差分信号的优势建立在两条线路完全对称这个假设上。一旦延时错位，优势就变成了隐患。
我总结下来，必须做匹配的理由有这么几条：
- 保持共模回流的平衡：延时差 = 共模电压差。共模电流流到地平面，串扰翻倍。
- 避免差模到共模的转换：如果不匹配，纯差模信号会在接收端产生共模分量，干扰其他走线。
- 控制 EMI 辐射：共模电流是 EMI 的主要来源。每一皮秒的 skew，都会让辐射能量增加。
- 保证眼图张开度：延时差直接影响数据采样时的电压余量。skew 越大，眼越“闭”。
我的经验：有一个项目，DDR4 数据速率到了 3200 MT/s，差分对内走线我只走了 10 mil 的绕线锯齿，结果 eye mask 测试就过不了。后来把每次锯齿长度减到 6 mil 以内，skew 从 8 ps 降到 2 ps，眼图一下就干净了。精度就在这些细节里。
3.3 匹配误差的影响
到底误差多大才会出问题？这取决于信号的上升时间。
行业里有个粗估公式：容许 skew ≤ 0.5 × Tr（Tr 是 20%-80% 上升时间）。
举个例子：
- Tr = 100 ps（比如 PCIe Gen4）：skew 超过 50 ps 就危险。
- Tr = 35 ps（比如 DDR5-6400）：skew 超过 17 ps 就会明显劣化信号质量。
| 匹配误差 (ps) | 典型场景 | 信号质量影响 |
|---|---|---|
| ＜ 1 ps | 高频 SerDes（25 Gbps+） | 几乎不可察觉，眼图全开 |
| 1 ~ 5 ps | PCIe Gen4/5、USB 3.x | 轻微 jitter，眼图裕量充足 |
| 5 ~ 15 ps | DDR4 / 低速 SerDes | 眼图开始闭合 10%-20%，共模噪声抬头 |
| 15 ~ 50 ps | DDR3 / 较低速差分 | 需降速或加抖动容忍补偿 |
| > 50 ps | 低速 GPIO 差分 | 可能导致数据误码，电磁辐射超标 |
⚠ 注意：千万不要只盯着等长表看。PCB 叠层不同、玻纤效应、阻焊厚度差异，都会造成 电气长度 ≠ 物理长度。我曾经一块板上，表层和内层同样 1000 mil 的走线，实际延时差了将近 12 ps。所以，等长只是手段，等时才是目标。
3.4 匹配误差的具体症状
如果对内匹配没做好，你会在测试和调试中看到下面这些现象：
- 眼图横轴错位：差分对的 P 和 N 眼图中心不在同一时间点，采样点偏移。
- 共模电压波动：示波器看差分探头的共模分量，会看到规律的“驼峰”。
- 接收端误码率上升：数据速率越高，误码率恶化越明显。
- EMI 辐射超标：近场探棒在差分对附近测到明显的高频分量。
我自己调试过一块 10 Gbps 的板卡，差分对内两条走线在绕线区差了 25 mil。示波器上 CSI（共模抑制比）直接掉了 12 dB。后来用蛇形线补回 25 mil 的延时差，CSI 恢复了 9 dB。嗯，有时候就是这几毫米的事。
一句话总结：差分对内延时匹配，不是“有就好”，是“有多好”的问题。
对高频设计而言，每一皮秒的 skew 都值得认真对待。