1. 差分信号基础
各位同学，今天我们从最基础的东西聊起。我是做高速数字设计出身的，早年画过不少单端走线，后来发现频率一上去，单端那套就不太够用了。差分信号这个东西，我一开始也觉得不过是多一根线嘛，直到在项目里被噪声折腾得够呛，才真正理解它为什么是高速信号的“标配”。
1.1 什么是差分信号
差分信号，说白了就是用一对导线来传输一个信息。其中一条线传正相电压，另一条传反相电压。接收端只看两根线之间的电压差，不看它们相对于地的值。
差分信号的核心：
- 两个信号幅度相等、极性相反
- 接收端检测差值：Vdiff = Vp − Vn
- 共模噪声在两根线上激励相同，差值不变
举个例子。假设你用 1V 的摆幅，正端走 +0.5V，负端走 −0.5V，差值就是 1V。如果地平面抖了一下，两根线同时抬升 0.2V，正端变成 +0.7V，负端变成 −0.3V，差值还是 1V。这就是差分抗干扰的底层逻辑。
1.2 共模与差模信号
我经常看到初学者把共模噪声和差模信号搞混。区分其实很简单：
- 差模信号：你真正要传的信息，两根线上一正一反
- 共模信号：两根线上出现的同向同幅分量，通常来自外部干扰或地弹
纯数学推导：
| 分量 | 公式 | 物理含义 |
|---|---|---|
| 差模电压 Vdiff | Vp − Vn | 有用信号 |
| 共模电压 Vcm | (Vp + Vn) / 2 | 噪声/直流偏置 |
嗯，这里要注意：差分的接收器只响应差模部分，共模只要不超出输入共模范围，基本不影响信号质量。我当年做 PCIe Gen3 的时候，共模噪声过了 200mV 峰峰值，链路直接报错，后来发现是 PCB 参考层不连续导致的。所以说，共模抑制比（CMRR）这个参数，选芯片时得多看一眼。
1.3 差分信号的优势与挑战
优势很明确，我数几条自己体会最深的：
- 抗共模噪声：外界的电磁干扰同时耦合到两根线上，差模接收只认差值，噪声被抵消。
- 减少 EMI：两根线上电流方向相反，产生的磁场在远场相互抵消。我在做一款 USB 3.0 产品时，单端走线 EMI 超标 6dB，改成差分对之后直接过了。
- 更高的信号摆幅利用率：同样的供电电压，差分的有效摆幅可以做到两倍。
- 稳定的参考电平：不需要虚地，接收端只看相对差值，对地弹的容忍度更高。
但差分也不是万能药，挑战同样不少：
我曾经踩过的坑：
- 对内延时不平衡（Skew）：两根线长度差哪怕 10 mil，在 10 Gbps 下都可能吃掉眼图余量。
- 阻抗控制更难：差分阻抗跟线宽、间距、介质厚度都有关系，容差比单端更苛刻。
- 寄生模式转换：如果布线不对称，共模噪声会被转成差模，降低信号质量。
- 端接要求高：单端通常用 50Ω 对地端接，差分则需要在接收端跨接 100Ω。
我习惯把单端和差分的典型参数列个表，方便你对比：
| 对比项 | 单端信号 | 差分信号 |
|---|---|---|
| 信号线数量 | 1 根 | 2 根（互为参考） |
| 参考平面 | 地/电源 | 另一根线 |
| 抗共模噪声 | 差 | 好（共模抑制） |
| EMI 辐射 | 较高 | 较低（磁场抵消） |
| 典型阻抗 | 50Ω（单端） | 100Ω（差分） |
| 对内 Skew 容限 | 无此概念 | 严格（通常 < 10 ps） |
| 布局难度 | 低 | 高（需等长+对称） |
1.4 差分信号系统的核心结构
为了让你更直观地理解差分信号的流通路径，我画了一张结构图。别看它简单，这背后包含了我们整门课要解决的核心问题。你想想看，信号从驱动端出去，经过一对等长且对称的 PCB 走线，再到接收端。中间任何一个环节出现不对称——比如过孔、拐角、焊盘长度不同——都会产生 Skew 和模式转换。
小提示： 这张图中，发送端输出一对幅度相等、极性相反的信号，经过 PCB 差分走线到达接收端。注意，共模干扰是同时加到两根线上的，差模接收器对它不敏感。而“Zdiff = 100Ω”这个参数，决定了信号能量的传输效率——我在调 DDR 接口时就吃过阻抗不连续的亏，眼图直接闭了一半。
1.5 我的个人体会
说实话，差分信号的理论不难，难的是工程实现。你可能觉得两根线画得一样长就行了，但实际布局时，BGA 出线、过孔换层、绕等长这些操作，每一处都在挑战你的耐心。我记得第一次做 5 Gbps 差分对，没注意走线间距的变化，结果仿真出来共模到差模转换达到 −15 dB，接收端眼图质量极差。后来老老实实按 3W 原则（间距 > 3 倍线宽） 重新布线，转换降到 −30 dB 以下，才算过关。
接下来的章节，我们会深入分析对内延时失配（Skew）的数学模型和实测方法。你准备好了吗？嗯，先消化好今天的基础，后面都是硬货。