3. PDN阻抗基础概念归纳总结
做PDN测量这么多年，我发现很多工程师一上来就急着测，结果数据完全没法用。为啥？说白了就是没搞懂PDN阻抗到底是个什么东西。这一章，我带你把这些基础概念梳理清楚。你把它吃透了，后面实操才有底气。
3.1 什么是PDN阻抗？
PDN是Power Delivery Network的缩写，也就是供电网络。从芯片的焊盘看进去，整个供电路径——包括VRM、PCB走线、过孔、平面层、去耦电容——所有这些加起来，呈现出的阻抗特性。
我们为什么关心它？因为电流流过这个网络时，会产生电压降。公式很简单：ΔV = Z × ΔI。如果阻抗Z太高，动态电流ΔI一变化，电压就会剧烈波动。芯片就受不了了。
我遇到过不少案例，芯片偶尔复位找不出原因，最后用VNA一测PDN阻抗，发现某个频点阻抗尖峰高得离谱。嗯，问题就在这儿。
核心结论：PDN阻抗反映了供电网络对电流变化的抵抗能力。阻抗越低，电压越稳定。
3.2 目标阻抗的概念
你可能会问：阻抗多低才算合格？这就引入了目标阻抗的概念。
目标阻抗的计算公式是：
Z_target = (VDD × Ripple%) / ΔI举个例子：某芯片内核电压1.0V，允许5%的纹波，最大瞬态电流变化为10A。那么：
Z_target = (1.0V × 5%) / 10A = 0.05V / 10A = 5 mΩ这个5 mΩ，就是从DC到目标频率范围内，PDN阻抗必须控制住的极限值。
| 参数 | 符号 | 典型值 | 影响 |
|---|---|---|---|
| 供电电压 | VDD | 1.0V (内核) | 基础参考 |
| 纹波容忍度 | Ripple% | 3%~5% | 容忍度越宽松，目标阻抗越大 |
| 动态电流 | ΔI | 10A~30A | 电流变化越大，阻抗要求越严 |
| 目标阻抗 | Z_target | 1~10 mΩ | 全频段需低于此值 |
我的习惯：计算目标阻抗时，我会把纹波容忍度留出20%的裕量。比如芯片说5%，我按4%算。这样实测通过率高不少。
3.3 为什么看频域？
很多人习惯看时域波形，也就是电压随时间的变化。但对于PDN设计，我更推荐看频域阻抗曲线。你想想看：
- 时域波形：只能看到最终电压波动有多大，但看不出哪个频率贡献最多。
- 频域阻抗曲线：能明确告诉你，在哪个频点阻抗超标了，根源是电容谐振还是平面共振。
VNA测量PDN阻抗，优势就在这儿。它能扫出一条从低频到高频的完整阻抗曲线。比如从10 kHz扫到1 GHz，阻抗的每一个尖峰、每一条谷底，都对应着供电网络的一个物理特性。
我曾经踩过这个坑：只注重了低频段（< 1 MHz）的阻抗，忽略了高频段的谐振峰。结果高速电路一工作，噪声全耦合到电源上。后来补测才发现，100 MHz附近有个阻抗峰正好和时钟谐波重合了。
3.4 PDN阻抗的频段划分
为了方便分析，我把PDN阻抗按频率分成三个典型区间：
- 低频段（DC ~ 10 kHz）：主要由VRM和Bulk电容决定。阻抗基本上受VRM的环路增益和输出电容ESR控制。
- 中频段（10 kHz ~ 10 MHz）：这是去耦电容起主导作用的区域。多层陶瓷电容MLCC的谐振峰就在这里。我记得有次调试一个电源板，就是在120 kHz处发现阻抗凸起，换了个不同容值的电容就压下去了。
- 高频段（> 10 MHz）：由PCB的平面电容、过孔寄生电感和封装寄生参数共同决定。这一段的测量对VNA的校准水平要求最高。
3.5 谐振与反谐振
PDN阻抗曲线从来不是平直的。原因是电容和寄生电感会形成LC谐振。
谐振点处，阻抗最小。这是电容表现最好的频率。
反谐振点处，阻抗最大。这是电容和电感发生并联谐振的地方，阻抗尖刺非常危险。
比如你用了一颗100 nF的电容，它自身的等效串联电感ESL是500 pH。那么它的自谐振频率是：
f_res = 1 / (2π × √(LC))
= 1 / (2π × √(100nF × 500pH))
≈ 22.5 MHz在22.5 MHz附近，这颗电容效果最好。但超出这个频率，它就呈现感性了，阻抗开始上升。所以单一容值的电容无法覆盖宽频段，必须用多种容值的电容并联。
实际经验：我通常按10倍间隔选电容值。比如100 nF、10 nF、1 nF、100 pF各放几颗。这样它们的反谐振峰不会叠加在同一个频点，整体阻抗曲线会更平滑。
3.6 知识体系结构
下面这张SVG图归纳了PDN阻抗的核心概念和它们之间的关系。你可以把它当作一个快速导航图，遇到问题先往上对照一下。
这张图帮你把PDN阻抗的核心概念串了起来。从我个人的角度，我建议你在实际测量之前，先花10分钟对着这张图理一遍逻辑：目标阻抗是什么，打算测哪些频段，重点关注哪个频段的谐振风险。想清楚了再动手，比盲目测十次都管用。