3. PDN 阻抗特性：目标阻抗、频域阻抗曲线、谐振峰的形成
咱们今天聊的这三个概念，可以说是PDN设计的基石。你把它搞明白了，后面排查问题就顺了。我个人习惯把它们比作一个水龙头的系统，这样好理解。
3.1 目标阻抗——设计的第一把尺
什么是目标阻抗？说白了，就是给PDN定一个“规矩”。
这个规矩不是拍脑袋定的，它跟芯片的瞬态电流变化和允许的电压波动直接相关。公式很简单：
Z_target = (Vdd × ΔV%) / ΔI_transient- Vdd：芯片供电电压，比如1.2V。
- ΔV%：允许的电压波动百分比，很多芯片要求 < 5%。
- ΔI_transient：芯片需要的瞬态电流变化，单位是A。
你想想看，如果电流需求是10A，电压1.2V，允许3%的波动。那么目标阻抗就是 (1.2V × 0.03) / 10A = 0.0036Ω，也就是3.6mΩ。
注意，这个数字很小。 我在项目里测过很多板子，目标阻抗能做到3mΩ以下，确实不容易。但很多设计出问题，就是在于没理解这个目标阻抗的意义。
关键点： 目标阻抗不是固定的。它随频率变化？不是的。它是整个PDN在全频段内要尽量满足的一个上限。你设计的PDN，从直流到几百兆赫兹，阻抗曲线最好都别超过这条红线。
我的经验： 设计前期就把目标阻抗算出来，贴在原理图旁边。它能帮你决定用多少电容、什么类型的电容、多大的电源平面。
3.2 频域阻抗曲线——PDN的“心电图”
知道了目标阻抗，下一步就是看实际做出来的PDN是什么样。
频域阻抗曲线，就是你电源系统从DC到GHz频谱上，各个频率点看到的阻抗值。它的形状，直接反映了你的PDN设计质量。
阻抗曲线一般用矢量网络分析仪测，或者用仿真软件提取。它的典型构成是这样的：
| 频率范围 | 主要贡献者 | 特征 |
|---|---|---|
| DC - 1kHz | VRM、大电容 | 很低的阻抗，主要是直流电阻Rdc |
| 1kHz - 1MHz | 大电容（铝电解、钽电容）、PCB平面 | 电容的ESR主导，曲线平缓 |
| 1MHz - 100MHz | 小电容（MLCC）、PCB寄生电感 | 曲线开始有起伏，出现谐振峰 |
| 100MHz + | 芯片封装、片上电容 | 阻抗再次上升，受封装电感影响大 |
你会发现，一个好的PDN设计，它的阻抗曲线应该是“平坦”且“低于目标阻抗”的。但现实往往打脸，它会像心电图那样，动不动就给你个高峰。
3.3 谐振峰的形成——那些烦人的“尖尖”
既然是“心电图”，那“尖尖”就是谐振峰了。它是PDN的大敌。
为什么会形成？本质上是寄生电感和电容之间发生了串联或并联谐振。
咱们的电源平面，可以看作一个巨大的平板电容。但平面本身有寄生电感，封装有电感，走线有电感。这些电感和去耦电容一旦形成回路，就构成了LC谐振电路。
- 串联谐振：发生在电容的ESL和电容自身、以及PCB的寄生电感之间。谐振频率上，阻抗会有一个最低点。
- 并联谐振：这是最头疼的。比如，一个去耦电容和另一个去耦电容并联，或电容和电源平面并联。在某个频率上，两者的电感互相作用，形成一个高阻抗尖峰。
这个尖峰，恰好就是你希望它平坦的地方。它跳过了你的目标阻抗红线，于是电压波动就失控了。芯片那个频段的电流需求就得不到满足，表现出来就是电源塌陷、时序违规、信号抖动。
避坑指南： 我曾经遇到过一个案子，板子在100MHz左右掉电严重。找来找去，发现是两个放置距离靠得很近的2.2μF MLCC，由于他们自谐振频率相近，在低频段形成并联谐振峰。把其中一个换成不同容值、不同ESR的组合后，问题才消除。所以，你选电容不能只算总容值，还要算频率和位置。
3.4 结合目标阻抗看谐振峰
你目标阻抗画在图上，谐振峰要是穿过去了，那就是个坏消息。要是所有峰都在红线以下，恭喜你，你设计的PDN大概率没有问题。
常见的谐振频率点在哪？
- 20-50MHz：多由BGA封装、过孔、电源平面之间的寄生电感引起。这是最头疼的频段。
- 100-200MHz：由MCM封装、基板电容决定。
- 1GHz以上：由片上电容和芯片封装影响。
为什么20-50MHz多？因为那个频率下，电容的ESL和板级的电感值，刚好能让它们共振。你处理不好，这几乎是任何高速数字板的通病。
一句话总结： 你设计的PDN，目标阻抗就是红线，阻抗曲线就是你的实际表现。谐振峰就是红线上的那些地雷，你不排查，它就会在某个频率爆炸。
这张图能帮你理清这三者之间的逻辑关系：
看到了吗？目标阻抗是设计的输入，它约束了频域曲线。频域曲线是设计结果的真实反映。而谐振峰，是曲线上的“病点”，你需要找到它、分析它、消除它。
我在实际工作中，会先用仿真扫一遍频率，看曲线是否低于目标阻抗。如果高于，就按频率找到对应的谐振源，再调整电容的布局、容值、去耦网络。这套方法，就是后面章节要展开的排查思路。