2. 电源完整性（PI）概述：PI的发展历史、设计目标与挑战

老工程师们常说一句话：“没有干净的电源，再好的芯片也白搭”。这话听起来有点糙，但干过几年硬件之后你会知道，它一点都没夸张。

电源完整性，英文叫 Power Integrity，简称 PI。说白了，就是保证芯片在每个工作时刻都能拿到它想要的电压和电流，不多不少，不抖不跳。我早年做一块通信板的时候，遇到过这么个事——板子调通了，功能全对，可一跑高速数据就随机死机。排查了整整两周，最后发现是电源纹波在某个频率上刚好顶到了芯片的电压容限上限。嗯，从那时候起，我就再也不敢小看 PI 了。

2.1 PI 是怎么一步步走到我们面前的？

PI 不是一天长成今天这个样子的。它的发展历史，说白了就是芯片速度往上蹿、电压往下降、电流往上涨这三股力量共同逼出来的。

• 1980 年代以前：芯片速度慢，功耗低，电源设计就是个稳压器加几个电容，没人专门谈 PI。
• 1990 年代：CMOS 工艺进入亚微米，时钟频率破百兆。噪声开始成为问题，工程师发现电源平面上的谐振能把信号眼图直接压死。我记得当时有篇叫《Power Plane Resonance in Multilayer PCBs》，看完之后我才明白——原来电源层和地层之间就是个谐振腔。
• 2000 年代：芯片电压降到 1.8V、1.2V，电流却飙到几十安培。去耦电容的摆放、PDN（Power Delivery Network）的阻抗设计开始被当作独立学科。EDA 厂商也推出了 PI 仿真工具。
• 2010 年代至今：3nm、5nm 工艺，电压低至 0.7V，电流上百安培，瞬态响应时间 ns 级。传统“多放电容”的粗暴方法彻底失效，必须做精确的 PDN 阻抗设计、谐振分析、电源塌陷仿真。我最近一个项目里，芯片 core 电压的容限只有 ±3%，你想想看，3% 是什么概念？不到 30mV。一个上电时序偏一点都可能翻车。

2.2 PI 的设计目标——你在跟什么打交道？

PI 的核心目标，归纳起来就是三句话：

1. 把 PDN 阻抗控制在目标值以下——保证芯片瞬态电流变化时电压波动不超过容限。
2. 抑制电源分配网络中的谐振——避免某个频率上阻抗尖峰把噪声放大。
3. 管理去耦网络的有效频率范围——从 bulk 电容到片内去耦，每一级都要覆盖好对应的频段。

我们把这三个目标拆成一张表格看看，每种指标对应什么设计手段：

这里我想多聊一句 Z_target。很多新手喜欢把目标阻抗设得很低，比如 1 mΩ，觉得越低越安全。但你要知道，实现 1 mΩ 意味着你要用大量的高频电容，甚至要牺牲层叠结构。我在一个服务器主板上吃过亏：为了硬压 Z_target，塞了 300 多个 0402 电容，结果板子空间不够，散热和走线全乱套。后来调整了目标值，留出 20% 余量，反而整体性能更稳定。

2.3 你今天面临的 PI 挑战——真实世界的坑

讲完目标，咱们看看现实。PI 工程师每天都在跟这几个问题摔跤：

挑战三：去耦电容的“失效区”

• 大电解电容的有效频率只有几百 kHz 到几 MHz。
• MLCC 在几十 MHz 到几百 MHz 有用。
• 再往上，片内去耦和平面电容才是主力。

但问题是，很多人只关注电容的容值和 ESR，忽略了安装电感。电容焊盘到电源/地平面的过孔和走线，会引入 0.5~2 nH 的寄生电感。你想想看，一个 0.1 μF 的 MLCC，本身 SRF 有 50 MHz，但加上 1 nH 的安装电感后，SRF 直接掉到 15 MHz。这就是为什么有些人明明摆了很多电容，高频阻抗却还是压不下来。

挑战四：多电源域耦合

现在的 SoC 动不动就有十几个电源域——Core、I/O、PLL、DDR、SerDes……每个域都有自己的 PDN。但它们共享同一块地平面和相邻的电源层。一个域里的噪声会通过平面耦合到另一个域。我记得一个案子：SerDes 的抖动超限，查到最后是 Core 域的 1.8V 电源平面上的开关噪声通过地平面串扰到了 SerDes 的 1.0V AVDD——中间就隔了 4 mil 的介质。解决办法是在两个电源域之间加了一条地隔离沟槽。

2.4 PI 的知识框架——一张图看明白

下面这张图把 PI 涉及的核心概念和它们之间的关系串了起来。你可以把它当作后续章节的导航：

你看，PI 不是孤立的——它一头连着芯片的功耗特性，另一头连着 PCB 的物理实现。本章我们梳理了历史、目标和挑战，后面几章会逐一深入：PDN 阻抗怎么算、去耦电容怎么选、谐振怎么扫描、电源塌陷怎么测。