第2章 PDN阻抗模型：从理想到现实
做PDN设计，第一个要搞明白的就是阻抗。说白了，PDN就是一个给芯片供电的“管道”，管道通畅不通畅，就看阻抗。
我记得刚入行那会儿，觉得电源嘛，电压对就完了。后来碰上一块FPGA板子，高速信号眼图一塌糊涂，折腾两周发现是PDN共振引起的。嗯，从那以后，我对PDN阻抗再也不敢马虎。
2.1 理想PDN模型
理想情况特别简单——电源内阻为零，整个PDN就是一根完美的导线。对交流来说，目标电压源对地短路，所以理想PDN的阻抗在任何频率下都是0Ω。
理想PDN的简化等效电路：
- 电压源Vcore（输出阻抗=0）
- 传输路径（电阻=0，电感=0）
- 负载（芯片管脚处阻抗→0）
结论：负载端不会产生任何电压纹波。
现实呢？哪有这么便宜的事。你想想看，PCB走线有电阻，过孔有寄生电感，电容有ESR/ESL，芯片封装也有寄生参数。这些“寄生”的家伙，就是PDN阻抗升高的元凶。
2.2 实际PDN中的寄生参数影响
实际PDN里有哪些寄生参数？我列个清单，都是我在项目里踩过的坑。
2.2.1 寄生电阻（IR压降）
铜箔有电阻，过孔有接触电阻，焊锡也有电阻。直流时电流一大，电压就往下掉。这就是IR Drop。你用万用表量板子两端，低电压侧和供电侧能差几十毫伏。
我的建议：做电源层规划时，把整块平面的等效方块电阻算一算。比如1oz铜的方块电阻约0.5mΩ/sq，别小看这个数。大电流路径上多留敷铜宽度。
2.2.2 寄生电感（高频阻抗的祸首）
寄生电感才是PDN的“头号杀手”。过孔、走线回流路径、电容引脚焊盘——处处都有寄生电感。频率一高，电感的感抗Z = 2πfL，指数级增长。
举个例子：一个0402去耦电容的ESL大约0.5nH。在100MHz时，感抗已经达到314mΩ。如果你并了一堆电容，总ESL并联后会降低，但走线和过孔的电感才是瓶颈。我曾经在12层板上把去耦电容布局整整齐齐，结果谐振点在200MHz，疯狂振荡。后来把电容旋转90度，缩短回流路径，谐振点才压住。
避坑指南：千万别只关注电容自身的ESL。电容到芯片管脚之间的回路电感往往更大。我曾经算过一个案例，电容距离芯片15mm时，回路电感增加了2nH，谐振频率从50MHz掉到30MHz。
2.2.3 寄生电容（平面之间的电容）
电源层和地平面天然构成一个平行板电容。这个寄生电容其实是个好东西——它能在高频时提供低阻抗路径。但问题是平面电容的值受介电常数、层间距、面积影响，设计不当会造成阻抗突变。
2.3 目标阻抗概念
好，讲清楚了实际有寄生参数，那PDN阻抗高到什么程度算不行？这就是目标阻抗登场的时候。
目标阻抗的定义很简单：在芯片工作频率范围内，PDN的阻抗必须低于一个阈值。这个阈值由芯片的动态电流变化量和允许的电压波动决定。
目标阻抗计算公式：
Ztarget = Vdd × Ripple% / ΔI- Vdd：核心电压
- Ripple%：允许的电压纹波百分比（通常3%~5%）
- ΔI：瞬态电流变化最大值
举个例子：某FPGA核心电压1.0V，允许纹波3%，即30mV。动态电流变化5A，那么目标阻抗Ztarget = 30mV / 5A = 6mΩ。也就是说，从芯片管脚看进去的PDN阻抗，在任何频率下都不能超过6mΩ。
你想想看，6mΩ是什么概念？一个0402电容的ESR都有十几毫欧。光靠几个电容肯定不行，必须用多平面并联、合理布局、选择合适的电容组合。
2.4 PDN阻抗的频率特性
实际PDN的阻抗不是常数，而是频率的函数。我们来看一个典型的PDN阻抗曲线，用SVG把核心逻辑画出来。
从SVG图能看到一个关键规律：低频段主要受IR压降影响，中频段出现谐振峰（由电容与寄生电感谐振引起），高频段阻抗再次上升（平面电感+封装电感）。目标阻抗线水平画着，只要实际曲线在它下面，PDN就合格。
2.5 阻抗控制的三个关键频率段
我个人习惯把PDN阻抗控制分成三个区间来考虑：
| 频段 | 主要阻抗来源 | 控制手段 |
|---|---|---|
| DC~1MHz | 电源模块输出阻抗、走线电阻 | 加大敷铜宽度、使用低阻电源模块、多层平面 |
| 1MHz~100MHz | 去耦电容ESR+ESL、过孔电感 | 多电容并联、优化电容布局、缩短回流路径 |
| 100MHz~1GHz+ | 平面谐振、封装/芯片寄生电感 | 适当使用埋容、调整平面间距、靠近芯片放置小电容 |
我的经验：很多工程师只盯着中频段，把电容算得天花乱坠，结果高频段阻抗根本控制不住。记得有一次做DDR4设计，认真摆了220pF电容在芯片边上，高频阻抗降到0.2Ω以下。可千万别忽略那些小电容，它们在高频段是主角。
2.6 目标阻抗的工程陷阱
目标阻抗公式看着简单，实际用起来有几个坑。我跟你们聊聊。
- △I取多少？芯片数据手册给的通常是典型值，不是峰值。我建议取最大瞬态变化，至少是平均电流的50%~80%。有一次按数据手册算结果板子回来纹波超标，后来发现芯片瞬间吸流比手册写的高出一倍。
- 频率范围怎么定？目标阻抗应该覆盖从DC到芯片带宽（即信号最高频率或时钟频率的5倍）。别只到基频，谐波才是麻烦。
- 多电源域怎么办？每路电源都要单独算目标阻抗。同一个芯片上核心、IO、PLL的纹波要求不同。
避坑：千万别以为计算出来的目标阻抗就是最终目标。你还要留20%~30%的余量。为什么？仿真模型不精确，温度变化，老化效应都会让实际阻抗漂移。我曾经因为只留了10%余量，产品在高低温测试时振荡了好几次。
2.7 小结
这一章我们把PDN阻抗模型的底给交代了。理想模型告诉你“该做到什么”，实际模型告诉你“现实有什么麻烦”，目标阻抗告诉你“做到多少就算够”。三个东西串起来，你才能设计出鲁棒的PDN。
下次再遇到高速电源出问题，你先从这三个层面捋一捋：是不是IR压降太大？是不是谐振频率踩到工作频率了？是不是目标阻抗设得太宽松？八成能找到原因。