第三章 去耦电容基础：等效模型、谐振频率与去耦原理
做电源完整性这些年，我经常被问到一个问题：“电容不就是个储能元件吗？选大容量、低ESR的不就完了？” 说实话，我刚入行时也这么想。后来项目里吃了不少亏，才发现——电容远没那么简单。
今天这一章，咱们把电容的老底掀开。把ESR、ESL、自谐振频率这些概念，一次讲透。
3.1 电容不是理想电容——ESR与ESL
教科书里画的电容，就是一个 C 的符号。但实际焊到板子上的电容，长这样：
实际电容 = 理想电容 C + 串联电阻 ESR + 串联电感 ESL
为什么会有这些寄生参数？我简单解释一下：
- ESR（等效串联电阻）——来自介质损耗、电极电阻、引脚接触电阻。频率越高，ESR还会变。
- ESL（等效串联电感）——来自引脚、内部电极的线圈效应。封装越大、引脚越长，ESL 越大。
| 参数 | 理想电容 | 实际电容 |
|---|---|---|
| 阻抗公式 | Z = 1/(jωC) | Z = ESR + j(ωL - 1/(ωC)) |
| 低频特性 | 随频率升高单调下降 | 先下降→到达谐振点→转而上升 |
| 高频极限 | 趋于0 | 趋于ESR + jωL，电感主导 |
你想想看，一个本该在高频表现很好的电容，因为 ESL 的存在，反而在高频变成了电感。这个反直觉的现象，我曾在某次降噪设计里吃过亏——明明并了一堆大电容，纹波反而更大了。
3.2 自谐振频率（SRF）——电容的“武功上限”
自谐振频率（Self-Resonant Frequency，SRF）就是电容从“电容性”变成“电感性”的转折点。说白了，在 SRF 处阻抗最小，去耦效果最好。
公式极其简单：
f₀ = 1 / (2π √(L × C))
其中 L 就是 ESL，C 是标称容值。注意，这里用的是 自谐振频率，不是电路中的谐振频率。
举个例子：一个 1μF 的 MLCC，ESL 约 0.5nH，那么：
f₀ = 1 / (2π × √(0.5nH × 1μF)) ≈ 7.1 MHz超过 7.1 MHz，这个电容就“失效”了——它变成了电感，阻抗开始随频率升高而增大。
| 封装 | 典型 ESL (nH) | 10nF 的 SRF | 100nF 的 SRF | 1μF 的 SRF |
|---|---|---|---|---|
| 0402 | 0.3~0.4 | ~90 MHz | ~28 MHz | ~9 MHz |
| 0603 | 0.5~0.6 | ~70 MHz | ~22 MHz | ~7 MHz |
| 0805 | 0.7~0.9 | ~56 MHz | ~18 MHz | ~5.6 MHz |
你可能会问：“那我直接用小封装的电容不就完了？” 嗯，小封装的 ESL 确实低，但容值也做不大，高频好不代表低频能储存足够电荷——这就是选型要平衡的地方。
3.3 去耦原理——电容到底怎么干活
去耦的核心逻辑就两句话：
- 提供瞬时电流——当芯片突然需要大电流时，电容可以快速放电，避免电源电压跌落。
- 降低电源阻抗——从芯片端看电源，希望看到一条低阻抗路径，这样可以抑制自身的噪声通过电源耦合出去。
我更习惯从阻抗角度理解：去耦电容就像一个“阻抗陷阱”，在它的 SRF 附近把电源与地之间的阻抗压到最低。频域上，我们需要用多个不同容值、不同封装的电容，并联出一个很低的、平坦的阻抗曲线。
我在一个多核 SoC 项目中曾遇到压降超标的问题。最终发现是电容离芯片太远，PCB 走线的寄生电感把 SRF 硬生生拉低了一个数量级。光换电容没用，得把电容放在 芯片供电焊盘正下方。
– 低频纹波 → 大电容（几十到几百 μF）
– 中频去耦 → 1μF ~ 0.1μF 瓷片电容
– 高频去耦 → 0.01μF 及以下，小封装，紧贴芯片
3.4 避坑指南——来自一线的教训
我曾经在一个 12V 转 1.1V 的 DC-DC 后端，并了三个 10μF 电容，纹波反而从 10mV 跳到 30mV。百思不得其解，最后用网分一扫，发现三个电容的 ESR 几乎相同，SRF 也接近，导致并联后的总阻抗在某频点反而抬高了——这就是“并联反谐振”。
- 坑一：同容值、同封装、同批次的电容不要并超过两个，否则容易发生反谐振。
- 坑二：电容到芯片的过孔和走线，会引入额外的 ESL。尽量用多条短宽走线 + 多个过孔。
- 坑三：温度对 MLCC 影响很大。X5R 在高温下容值可能掉 30%~50%，选型一定要看降额曲线。
好了，这一章的核心内容就是这些。电容模型、SRF、去耦原理，三者缺一不可。记住：去耦不是堆料，是频域规划。