3. 目标阻抗概念与计算

目标阻抗这个概念，是电源完整性设计的核心之一。我记得刚入行那会儿，总觉得只要把电源轨的直流压降算明白就行了，阻抗？那是射频工程师才操心的玩意。结果呢？板子回来后，数字芯片一跑到高速模式，电源就塌陷，系统时不时复位。当时的师傅看了我的设计，就说了句：你的PDN阻抗太高了。

从那以后，我就深刻理解了目标阻抗的意义。说白了，目标阻抗就是你的电源分配网络在芯片工作频率范围内，必须保持的一个低阻抗值。这个值不是凭空拍脑袋，而是根据芯片对电压波动和瞬态电流的实际需求算出来的。

3.1 目标阻抗的定义与意义

目标阻抗听起来很理论，其实它的定义很简单：

在特定的频率范围内，电源分配网络（PDN）从芯片端看进去的输入阻抗，必须低于某个特定值。这个特定值，就是目标阻抗。

为什么要定这个值？因为芯片工作时，电流是变化的。尤其是引脚很多、速率很高的SOC，瞬态电流的跳变非常剧烈。当电流流过PDN阻抗时，就会产生一个电压降：

ΔV = I_trans × Z_PDN

其中：
ΔV      —— 芯片实际承受的电压波动
I_trans —— 芯片瞬态电流的变化量
Z_PDN   —— 电源分配网络的输入阻抗

你的芯片电源电压波动不能超过规定的容限。所以你想想看，如果PDN阻抗太大，同样的瞬态电流就会产生更大的电压波动，这会超出芯片的正常工作范围。这就是为什么我们要通过目标阻抗来控制PDN的设计。

3.2 目标阻抗计算公式

目标阻抗的计算公式非常直接：

Z_target = (Vdd × Ripple%) / I_trans

其中：
Vdd      —— 芯片供电电压
Ripple%  —— 允许的电压波动百分比（通常以峰峰值表示）
I_trans  —— 芯片瞬态电流的变化量

举个例子，如果Vdd = 1.8V，允许的波纹是5%，最大瞬态电流变化是2A，那么目标阻抗就是：

Z_target = (1.8V × 0.05) / 2A = 0.045Ω = 45mΩ

这个45mΩ，就是你在从DC到目标频率的范围内，PDN阻抗必须小于的值。

我这里给个常用的参数参考表：

3.3 瞬态电流的估算方法

公式里最麻烦的参数，其实是I_trans。芯片数据手册很少直接告诉你“我瞬态电流跳了N安培”。你得自己估算。

我一般用两种办法：

1. 比例估算法：取芯片最大电流的50%-80%。比如核电流最大10A，那你算瞬态时取6A或8A去算目标阻抗。这个做法比较粗暴，但对早期的设计评估够用了。
2. 动态电流行为分析：如果芯片内部有很多同时翻转的逻辑门（比如DDR内存接口、PCIe总线），你可以根据切换的IO数量和单个IO的动态电流来累加。这个方法更准确，但需要对芯片内部有较深的了解。

注意：别把I_trans和静态电流搞混了。静态电流就是芯片不工作时的漏电流，很小。我见过有人用静态电流算目标阻抗，结果算出来的值大得很离谱......这要是真按那个值去设计，板子不出问题才怪。

3.4 目标阻抗的频率相关性与带宽

目标阻抗并不是只在单点频率有效，它覆盖一个频率范围。这个范围应该从直流开始，一直延伸到芯片能响应的最高频率。为什么？

因为芯片的瞬态电流包含了多个频率分量。你想想看，电流从满载瞬间掉到空闲状态，这个边沿包换了从零赫兹到很高频率的能量。如果PDN在高频段的阻抗超标，那电压波动还是会出问题。

所以我一般建议：目标阻抗的带宽至少要到芯片开关频率的5-10倍。或者更直接点，取芯片数字逻辑的上升时间的倒数：

f_max = 1 / (π × tr)

其中 tr 是芯片管脚上信号的上升时间

比如，某FPGA的IO口上升时间500ps，那目标阻抗的带宽就至少要到637MHz。这个频段内的PDN阻抗都不能超过目标值。

3.5 目标阻抗与PDN设计的关系

知道了目标阻抗值，接下来要做的就是让PDN的阻抗曲线全程压在这个阈值以下。这个过程有点像“打地鼠”——不同频段需要不同手段：

• 直流到几kHz：靠电源模块（VRM）的低频输出阻抗和大量的体电容（比如钽电容、电解电容）。
• 几kHz到几MHz：靠中频陶瓷电容。这些电容的ESR要足够低，才能把阻抗压下去。
• 几MHz到几十MHz：靠小封装的高频电容（0402、0201），它们自谐振频率高，寄生电感小。
• 百MHz以上：靠PCB的电源地平面自身的低阻抗。说白了，就是完整的铜皮和优化的过孔。

我画了一个简单的流程图来梳理这个过程：

这个流程走下来，你就能从芯片需求倒推出PDN在每个频段应该达到的阻抗。说白了，目标阻抗就是把电源完整性设计从拍脑袋变成了可量化、可验证的工程方法。

核心要点就是：目标阻抗不是终点，它是设计合格PDN的起点。