📚 课程目录第4章电容的ESL与ESR影响

4. 电容的 ESL 与 ESR 影响归纳总结

做去耦设计，电容不是简单的电容。

这话听起来有点绕，但却是板上实测的教训。记得我刚开始做电源完整性的时候，总以为在电源轨上放一堆 0.1uF 电容就万事大吉。结果有一次，一块 8 层板的 FPGA 内核电压纹波超标，怎么加电容都没用。

后来才明白——高频下，电容变成了 RLC 串联电路。ESL 和 ESR 才是真正的主角。

一颗表面贴装电容的真实模型，不是 C，而是串联。

说白了：低频看 C，中频看 ESR，高频被 ESL 卡脖子。

去耦设计本质上就是和这三兄弟打交道。

用一个例子说明问题。

假设你有一颗 10uF 的 MLCC。
理想情况下，它的阻抗曲线是一条斜率为 -20dB/dec 的直线。但加上 ESL 和 ESR 后，会变成这样：

低频区（< 1MHz）：阻抗由 C 主导，ESL、ESR 几乎没影响。这时的电容还算“老实”。
自谐振点（SRF）附近：感抗和容抗互相抵消，阻抗降到最低点——但最低值正是 ESR 决定的。我在一个 DDR4 项目中遇到过，用了低 ESR 的 MLCC，自谐振点纹波只有 5mV；换成同容量的钽电容（ESR 高了 3 倍），纹波直接跳到 18mV。
高频区（> 100MHz）：阻抗完全被 ESL 主宰，曲线变成 +20dB/dec 上升。ESL 越大，高频去耦越无效，就像电容“消失”了一样。

你想想看，为什么 1uF 的 0201 电容比 10uF 的 0805 电容更能扼杀 1GHz 的电源噪声？答案就出在 ESL 上。

不同材料的电容，ESR 和 ESL 差距很大。我做了一个表格给各位参考：

电容类型	典型 ESR	典型 ESL	SRF 范围	高频效果
MLCC（X7R / X5R）	1 ~ 10 mΩ	200 ~ 600 pH	10 ~ 100 MHz	优秀
钽电容（MnOx）	200 mΩ ~ 1 Ω	1 ~ 3 nH	100 kHz ~ 1 MHz	很差
聚合物钽电容	10 ~ 50 mΩ	500 ~ 800 pH	1 ~ 10 MHz	中等
铝电解（液体）	0.1 ~ 1 Ω	5 ~ 10 nH	10 ~ 100 kHz	极差

注意：高频去耦中，一个顶级的 10uF 钽电容（ESL 3nH）的效果还不如一个普通的 0.1uF MLCC（ESL 400pH）。

为什么会这样？因为100MHz下，3nH的感抗接近2Ω，而400pH的感抗才0.25Ω。

避坑 1：不要只看容量，一定要看 ESL

我曾经为了省成本，把一个 1uF 0402 MLCC 换成 10uF 0805 MLCC。结果高频纹波反而变大了。一查才发现，0805 的 ESL 比 0402 大了三倍多。高频去耦，电容的物理尺寸比容量重要得多。

避坑 2：ESR 不是越低越好

低 ESR 在自谐振点提供很低的阻抗，这本来是好事。但如果你在电源轨并了很多低 ESR 电容，它们会在某个频率形成并联谐振尖峰，反而让阻抗飙升。我教大家一个简单原则：在 PDN 设计里，ESR 要有意“阻尼”一下，避免并联谐振。

避坑 3：焊盘和过孔会大幅增加 ESL

一个 0402 的 MLC 本身的 ESL 可能只有 300pH。一旦加上 0.6mm 宽的焊盘、两个过孔和一小段走线，总 ESL 轻松破 1.5nH。高频去耦效果直接砍半。我个人习惯在核心芯片背面放电容，走线和过孔尽量只靠一个微过孔或直接打背钻孔，把 ESL 压到最低。

选电容时，ESR 和 ESL 需要和目标去耦频率匹配。我做了一套经验法则：

低频纹波（< 1MHz）：优先选大容量、低等效串联电阻，比如聚合物铝电解。ESL 无所谓，因为你还没到它的频段。
中频去耦（1 ~ 30 MHz）：MLCC 是主力。ESR 要适中（5 ~ 30 mΩ），太小容易和电源层电容形成谐振峰。ESL 尽量小，用小尺寸（0201/0402）。
高频去耦（30 MHz ~ 3 GHz）：尺寸决定一切。0201 / 01005的 MLCC，外加紧贴芯片引脚摆放。ESR 可以很低（5 mΩ以下），但重点是压互感（ESL）。

核心原则：去耦电容的 ESL 决定了高频去耦的上限。ESR 决定了自谐振点的阻抗深度和并联谐振的阻尼程度。

两者需要同时权衡，不可偏废。

下面这张图总结了我对 ESL 和 ESR 影响的理解。你看完它，就基本掌握了电容去耦的全局观：

ESL 和 ESR 的概念不难理解。

难的是从一开始就在设计里把它们当成“第一性”变量来对待，而不是事后的调试参数。

我过去的设计经验告诉我：

嗯，今天就到这。把 ESL 和 ESR 搞定，你的去耦设计就成功了 80%。