插损（Insertion Loss）的定义与计算
做高速数字系统，跑仿真时盯着S参数曲线，我最先看的永远是插损。说白了，插损就是信号从发送端走到接收端，一路上的能量损失。
你想想看，信号在传输线上跑，每经过一毫米，铜皮电阻就会吃掉一部分能量，介质也会吸收一部分。到了接收端，原本1V的电压可能只剩0.5V。这个衰减量，就是插损。
到底什么是插损
我习惯这么跟新人讲：插损是网络输入功率和输出功率的比值，一般用分贝表示。在S参数里，它对应S21或S12的幅值。公式很简单：
IL = -20 * log10(|S21|) （单位：dB）注意那个负号。S21的幅度肯定小于1（除非有增益），取对数后是负数，加个负号变成正数。比如|S21| = 0.5，那插损就是6 dB。
插损的计算公式
在实际工程中，我们很少拿手算插损。但为了理解，我来写个最简单的Python计算逻辑：
import numpy as np
def insertion_loss(s21_mag):
return -20 * np.log10(s21_mag)
# 假设S21幅度为0.707
print(f"插损 = {insertion_loss(0.707):.2f} dB")
输出是3.01 dB — 信号幅度降到了70.7%，功率降一半。这正是理想传输线在带宽内的插损，但现实不会这么完美。
关键点： 插损随频率升高而恶化。频率每升高一倍，趋肤效应让导体损耗增加，介质损耗也跟着涨。所以很多高速互联的插损曲线都是向上翘的。
插损的物理成因
我在这行做了十年，总结一下插损的三个主要来源：
| 损耗类型 | 主导因素 | 频率特性 | 我碰到的典型案例 |
|---|---|---|---|
| 导体损耗 | 铜箔粗糙度、趋肤效应 | 与√f成正比 | PCB铜箔太粗糙，10GHz插损多0.5 dB |
| 介质损耗 | 介电常数虚部（Df） | 与f成正比 | 用了FR4做25G，Df=0.02，插损直接超标 |
| 辐射损耗 | 阻抗不连续、过孔残桩 | 在谐振点尖峰 | 过孔残桩没背钻，谐振频率刚好落在工作频段 |
注意！ 我曾经有一个项目，差分对走线长度差了150 mil，结果S21在5GHz处掉了一个深坑。后来发现是长度失配导致共模转换，能量从差模转到了共模，插损就恶化了。所以差分对长度失配也是插损恶化的一类重要原因，后面章节会详细讲。
工程中的插损预算
做系统设计时，我会先建一个插损预算表。比如从芯片BGA焊盘→PCB走线→过孔→背板连接器→背板走线→另一端连接器→接收端。每段都要限制最大插损。举个例子：
- 芯片到PCB焊盘：≤ 0.2 dB
- PCB走线（4英寸，低损耗材料）：≤ 1.0 dB
- 两个过孔：≤ 0.3 dB
- 连接器：≤ 0.5 dB
- 接收端封装：≤ 0.2 dB
- 总预算：≤ 2.2 dB
然后对仿真结果在那个频率点对比预算，超了就要找原因。说白了，这就是个账本，账对不上，信号就不通。
插损与差分对长度失配的关系
差分对的差分插损（SDD21）和共模插损（SCC21）是分开看的。我前面提到那个失配案例，本质是差模信号的一部分因为时延差转成了共模。从S参数角度看，SDD21曲线在某个频率掉下去，同时SCC21或者SDC21冒起来。
这个失配导致的插损恶化量，可以用下面这个经验公式估算：
ΔIL ≈ 20 * log10( cos(π * f * Δt) )其中Δt是差分对内两线的时延差。你看，频率越高，失配的影响越大。这也是为什么现在56G/112G的设计对长度匹配要求那么严，动辄要求±5 mil以内。
讲到这里，你应该能明白为什么插损是信号完整性里最基础的指标。它不只是一个数字，背后连着材料、工艺、走线匹配。我每次拿到仿真报告，第一件事就是看插损曲线在目标频段内有没有隆起或凹陷。有？那就按这张图去排查损耗成因。