第3章 PCB叠层与材料：介电常数、损耗角、叠层结构对差分对的影响

为什么PCB材料这么关键？

很多人觉得PCB就是块绿板子，能走通线就行。

我以前也这么想。直到有一次，我设计的一对100Ω差分线，仿真出来波形漂亮，结果打样回来眼图全闭了。查了半天，问题就出在板材选择上。

说白了，PCB的叠层和材料决定了信号“住”的环境。你选的房子隔音差、保温差，住着能舒服吗？同样道理，介电常数、损耗角、叠层结构这些参数，直接影响差分对的阻抗、损耗和时延。

介电常数（Dk）的真实影响

介电常数，英文叫Dk，也叫相对介电常数εr。它定义的是材料储存电场能量的能力。

对于差分对，我最关心的其实是它对传播速度的影响：

v = c / √εr

c是光速，εr是等效介电常数。你想想看，如果信号走在一半FR4、一半空气的介质里，它的传播速度就不是常数。我做过一个项目，DDR4走线在BGA下用了两种不同Dk的板材，结果数据眼图的抖动直接超标了100ps。嗯，那叫一个惨。

那Dk到底多少才合适？以下是常见板材的Dk值：

板材类型	Dk典型值	适用频率
普通FR4	4.2 ~ 4.8	1GHz以下
中损耗FR4	4.0 ~ 4.3	1GHz ~ 5GHz
Rogers 4350B	3.48	10GHz以上
PTFE（特氟龙）	2.1 ~ 2.5	微波频段

损耗角正切（Df）的秘密

损耗角正切，Df，也叫损耗因子。

我有个简单的理解方式：Df就是信号“跑”过去后，有多少能量被板子“吃”掉了。Df越大，信号衰减越厉害，眼图张开度越小。

记得我做过一个10Gbps的SerDes项目，用了普通FR4，板子才8英寸长，结果接收端完全收不到数据。换成低损耗板材（Df在0.002左右），一下就通了。

怎么选？

• 信号速率 ≤ 3Gbps：普通FR4够了（Df ~ 0.02）
• 3 ~ 10Gbps：中损耗板材（Df ~ 0.01）
• ≥ 10Gbps：低损耗板材（Df ≤ 0.005）

我个人习惯，在3Gbps以上就开始关注Df。你说板材贵？总比流片回来跑不动强吧。

叠层结构对差分对的实战影响

叠层结构，说白了就是你那些铜箔、芯板、半固化片怎么堆起来。我见过很多新手，上来就画四层板，电源和地放中间，不管三七二十一就放差分对。那结果嘛，懂的都懂。

参考平面的完整性

差分对需要连续的参考平面。如果参考平面被切开，回流路径变大，差分阻抗就会突变。

避坑指南：我曾经在一个多层板里，发现差分对跨越了一个分割槽，结果阻抗从100Ω直接跳到130Ω。后来我用跨分割区域的桥接电容耦合参考层，才把问题压下去。

信号层与参考层的间距

间距直接影响差分阻抗。你看公式：

Z_diff ∝ h / √εr

h是信号层到最近参考层的距离。h越大，阻抗越高。所以如果你要在同一层走多种阻抗的差分对，必须调整线宽和线距来补偿。

叠层的不对称性

不对称叠层，比如一侧是电源面、另一侧是地平面，会让差分对的两条线感受到不同的介质环境。我的经验是，赶紧去仿真一下，看看差模转换有多严重。

我曾经设计一对USB 3.0差分对，就因为参考面不对称，共模噪声直接超了15dB。后来改成对称叠层，问题才消失。

叠层结构中的玻纤效应

FR4里的玻纤布和环氧树脂，Dk差很多（玻纤约6，树脂约3）。差分对走线如果和玻纤方向平行，两条线就可能踩在不同密度的玻纤束上，Dk不一样，时延就不同。

我就遇到过一次：一对10Gbps差分线，明明等长，测出来却有20ps的时延差。后来分析走线区域在玻纤股线上。解决办法是旋转板子角度，或者用展平玻纤的板材（比如Rogers 4450F）。

核心知识图谱

嗯，为了让你看得更清楚，我把这一章的核心关系整理成一张图：

这张图讲的是：材料特性（Dk、Df）和叠层结构共同决定了差分对的阻抗、损耗和时延特性，最终影响信号质量。选材和叠层是长度匹配之前的必修课，千万别跳过去。

选材与叠层的“黄金法则”

这么多参数，怎么下手？我简单列几条我自己的经验：

1. 先定频率，再选板材。3Gbps以下FR4足够，往上就得看Df。
2. 叠层对称是王道。差分对两侧的介质厚度尽量一致，不然共模转差模你就等着头痛吧。
3. 参考平面要连续。宁可在内层多用地平面，也别让差分对悬空。
4. 考虑玻纤效应。高速时用扁平玻纤或旋转板子角度，别让自己在这种细节上翻车。
5. 仿真永远比直觉准。我每换一种板材，都会用场求解器重新跑一遍阻抗和损耗曲线。别信数据手册上的“典型值”，那都是理想条件测的。