第4章 差分对长度匹配的原理
各位工程师朋友，咱们开始聊差分对长度匹配的核心原理。说实话，很多刚入行的同事一听到“等长”，就以为是拿尺子比着画线，让两根走线看起来一样长。但你要这么想，那就踩坑了。
差分对的等长，本质上是为了做一件事——对齐信号的时序。我当年做第一个USB 2.0项目时，就吃过这个亏。等长差了150mil，结果眼图直接闭了，EMI也是惨不忍睹。所以这一章，咱们把原理掰开了讲清楚。
4.1 等长要求
为什么差分对要做等长？你想想看，差分信号靠的是P和N两条线上的电流方向相反，来产生一个纯净的差模信号。如果两条线不等长，正负信号到达接收端的时刻就有了先来后到。
这个时间差，就是我们常说的偏斜。偏斜一大，差模信号就会部分转换成共模信号。共模信号是什么？就是EMI的天敌。
等长要求究竟有多严格？我用一个表格给你们总结一下：
| 总线标准 | 差分对内等长误差 | 对间等长误差 | 典型工作频率 |
|---|---|---|---|
| USB 2.0 | ±50 mil | ±100 mil | 480 MHz |
| USB 3.0 / 3.1 | ±10 mil | ±50 mil | 5 GHz / 10 GHz |
| HDMI 2.0 | ±20 mil | ±100 mil | 6 Gbps per lane |
| PCIe Gen3 | ±10 mil | ±50 mil | 8 GT/s |
| DDR4 | ±10 mil | ±15 mil | 2.4 GHz |
注意看，USB 2.0的等长容忍度是±50 mil，而到了USB 3.0直接缩到±10 mil。为什么？频率上去了，时序余量就小了。我在做PCIe Gen4项目时，客户要求对内等长控制在±5 mil以内，那真是一毫米都不能差。
我个人的习惯：设计阶段就把等长要求写在Layout Guide的第一页。我会建议设计团队按最严格的1.5倍来留余量——标准要求±10 mil，你就按±7 mil去约束自己，这样调试阶段会轻松很多。
4.2 延迟匹配
等长是手段，延迟匹配才是目的。咱们在PCB上走差分对，信号在介质中传播是有速度的。这个速度取决于介质的介电常数εr，以及走线的物理结构。
延迟用每英寸长度上的传播时间来衡量，单位通常是ps/inch。FR4板材的典型延迟大约是170 ps/inch。也就是说，差分对每差100 mil（0.1英寸），信号就会产生大约17 ps的延迟差。
我在跟硬件团队对方案时，经常看到他们拿着Layout报告说：“我们的等长只差了30 mil，肯定没问题。”但我会反问一句：你确认过这两根线的过孔数和拐弯方式一样吗？
为什么这么问？因为我吃过这个亏。有一次一个HDMI项目，Layout工程师跟我说等长误差只有15 mil。结果实测眼图还是有问题。查了半天，原来P线上多打了两个过孔，N线少打了两个。每个过孔的寄生电容会产生20~30 ps的额外延迟。那算下来，总的延迟差比单纯走线等长算的大得多。
延迟匹配要考虑的因素包括：
- 走线长度——最基本的因素，但也是最容易被过度依赖的
- 过孔数量——一个过孔≈15~30 ps，必须做补偿
- 拐弯方式——45度拐弯产生的延迟比直角拐弯小，但都有影响
- 介电常数变化——不同板层、不同玻纤布的εr可能有差异
核心结论：等长是延迟匹配的近似，但不是全部。真正的延迟匹配，要算上过孔、拐弯、材料差异这些“隐形成本”。
4.3 时延差与偏斜
聊完延迟匹配，咱们来看时延差和偏斜。这两个词其实有细微差别，很多资料混着用，但我习惯这样区分：
- 时延差——指差分对内两条线之间的延迟差值，是物理层的指标
- 偏斜——指信号经过传输后，在接收端产生的时序偏移，是系统级的效应
简单说，时延差是“因”，偏斜是“果”。
偏斜对信号和EMI的影响有多大？我用一个公式来表达：
V_cm = (V_p - V_n) / 2 × (1 - e^(-t_s / τ))
其中：
V_cm = 共模电压幅值
V_p, V_n = 差分正、负信号幅值
t_s = 偏斜时间（即时延差的值）
τ = 信号上升/下降时间常数你看，偏斜越大，共模成分就越大。共模信号在走线上会形成一个巨大的电流回路，这个回路就是EMI的直接辐射源。
我曾经踩过的一个大坑：在DDR4数据线上，我想着等长控制到±5mil应该万无一失了吧？结果EMI还是超标。后来抓出波形才发现，问题不在等长，而在于上升沿太陡，导致即使只有很小的偏斜，产生的共模电流也足够大。从那以后，我在高速信号上不仅要看等长，还要看压摆率。
那么，实际调试中如何量化偏斜？我个人推荐用时域反射计或眼图分析仪直接测差分信号的交叉点。理想的差分信号，P和N的交叉点应该在信号摆幅的50%位置。如果交叉点上下跳动了，那就是有偏斜。
偏斜的量化标准是这样的：
- 眼图交叉点偏差——不应超过信号摆幅的±5%
- 差分对内时延差——按数据率的1/10来估算容忍度。比如10 Gbps，每个UI是100 ps，时延差容忍度大约在10~15 ps
- 共模噪声幅值——实测方法，共模成分应比差模低20 dB以上
最后我强调一句。等长、延迟匹配、偏斜，这三个概念是层层递进的关系。等长是入门级的要求，延迟匹配是进阶的要求，而偏斜控制才是最终的目标。你调试的时候如果碰到EMI问题，不要只盯着走线长度对一对就完事，要往深里想想——真正的延迟匹配做到了没有？
咱们这一章的原理部分就到这。记住一句话：差分对长度匹配，匹配的不是长度，是时间。
这张图把咱们这一章的逻辑串起来了。从等长出发，走到延迟匹配，最后到偏斜和EMI结果。你调试的时候如果遇到问题，就按这个链路一级一级往下查，肯定能找到根因。