第3章 差分阻抗与共模抑制
差分阻抗和共模抑制，这俩概念其实是差分对设计的"两条腿"。一条腿站不稳，信号完整性就出问题；另一条腿如果也瘸了，EMI 准会来找你麻烦。我做了这么多年硬件，见过太多工程师只顾着算阻抗，把 CMRR 丢在一边，结果板子一上测试台辐射超标，再回头查，往往就是共模抑制没做好。
这章咱们就把这两条腿的底子打扎实。我会结合自己项目里的实际案例，把差分阻抗怎么算、CMRR 到底怎么回事、哪些因素最容易坑人，一五一十说清楚。
3.1 差分阻抗计算
差分阻抗，说白了就是差分对两根线之间的阻抗。你想想看，信号沿着正极走，同时沿着负极回流，这两条路径之间的阻抗特性，就是差分阻抗。用公式表达就是：
差分阻抗 Zdiff 定义：
Zdiff = Vdiff / Idiff = 2 × Zodd
其中 Zodd 是奇模阻抗，也就是单根线在差分模式下的特性阻抗。
实际设计中，我们更关心的是怎么根据物理参数算出 Zdiff。对于微带线结构，当线间距 S 与介质高度 H 的比值 ≤ 1 时，有一个工程上很实用的近似公式：
Z_diff ≈ 2 × Z_0 × (1 - 0.48 × exp(-0.96 × S/H))
其中：
Z_0 = 单端特性阻抗（Ω）
S = 线间距（mil）
H = 介质厚度（mil）
exp = 自然指数函数举个例子。某次我做一款 PCIe Gen4 的板卡，要求差分阻抗 85Ω ± 10%。我先用这个公式估算：Z0 算出来 50Ω，S/H ≈ 0.6，代入公式：
Z_diff ≈ 2 × 50 × (1 - 0.48 × exp(-0.96 × 0.6))
≈ 100 × (1 - 0.48 × 0.562)
≈ 100 × (1 - 0.270)
≈ 73.0 Ω算出来 73Ω，离 85Ω 还差一截。这时候我就知道了，要么把 Z0 提上去，要么调整 S/H。最后我把介质厚度 H 减薄了 0.5mil，同时把线间距 S 缩小了 1mil，再用场求解器一仿，Zdiff 正好 86.2Ω。嗯，心里踏实了。
我的一点习惯：先用近似公式快速估算一个初值，再用场求解器（比如 Polar SI9000 或 HyperLynx）精确仿真。别一上来就跑仿真，效率太低；也别只靠手算，叠构稍微复杂一点就容易翻车。
3.2 共模抑制比 CMRR
CMRR，全称 Common Mode Rejection Ratio，中文叫共模抑制比。它衡量的是差分对抑制共模信号的能力。你想想看，差分信号是靠两根线上的电压差来传信息的，如果共模分量太大，差模信号就会被淹没，EMI 也会随之飙升。
公式长这样：
CMRR = 20 × log10 ( |Ad| / |Ac| )
其中 Ad 是差模增益，Ac 是共模增益。CMRR 的单位是 dB，数值越大越好。
为什么 CMRR 和 EMI 关系这么铁？我来给你拆开揉碎了讲。
理想差分对，两根线完全对称，共模信号在接收端会被完美抵消。但现实中没有完美的对称——长度有偏差、线宽有公差、介质有起伏。差那么一点点，共模信号就会漏过去一部分，这些漏过去的能量顺着线缆或者空间辐射出去，就成了 EMI。
我记得有一次调试一个 USB 3.0 接口的辐射超标问题。反复查了布局布线，发现差分对内两根线的长度差了 35mil。就是这 35mil，把 CMRR 从 45dB 直接拉低到了 28dB。后来把长度匹配做到了 3mil 以内，CMRR 回到 42dB，辐射一下子降了 9dB。你说长度匹配重不重要？
工程经验值：
- CMRR > 40 dB：优秀，EMI 风险很低
- CMRR 30–40 dB：合格，需要留意布局
- CMRR < 30 dB：危险，大概率会出 EMI 问题
提升 CMRR 的方法，我总结了三条：
- 控制长度匹配：对内长度差尽量做到 5mil 以内，越高频率要求越严。
- 保持对称性：走线转角一致、过孔数量一致、负载一致。别在一条线上加 stub，另一条不加。
- 减少共模激励：驱动端的共模噪声要尽量小，必要时加共模扼流圈。
3.3 影响因素
影响差分阻抗和 CMRR 的因素，其实就藏在你每天画板子的那些细节里。我把它整理成了一张表，平时设计的时候对着看，能省不少 debug 的时间。
| 影响因素 | 对差分阻抗的影响 | 对 CMRR 的影响 | 我踩过的坑 |
|---|---|---|---|
| 走线宽度 W | W ↑ → Zdiff ↓ | 影响小（宽度偏差导致阻抗偏移，但对称性不变） | 曾经把参考层的铜厚算错，导致 W 偏宽 1.2mil，阻抗直接掉了 6Ω |
| 走线间距 S | S ↑ → Zdiff ↑（耦合减弱） | 影响中（间距不对称会破坏差模/共模转换） | —— |
| 介质高度 H | H ↑ → Zdiff ↑ | 影响小（只要层叠均匀） | —— |
| 介电常数 εr | εr ↑ → Zdiff ↓ | 影响中（玻纤效应导致局部 εr 不均） | 玻纤编织效应让我吃过不少苦头 |
| 玻纤编织效应 | 局部 Zdiff 波动 ±5~15% | 影响大（两条线落在不同玻纤格上，εr 不同，CMRR 急剧恶化） | 曾在 10Gbps 项目上被这个坑惨了 |
| 连接器 & 过孔 | 引入阻抗不连续，反射增加 | 影响大（过孔残桩、连接器针脚不对称都会产生共模分量） | —— |
⚠ 特别注意玻纤效应
我曾经在一个 10Gbps 背板项目上，差分对布线刚好跨在玻纤编织的"格子"上。两根线一根在玻纤束上，一根在树脂区，介电常数差了 0.5 左右。结果差分阻抗两边差了将近 9Ω，CMRR 直接掉到 22dB。后来换了 1067 级玻纤布，并把走线方向转了 10°，问题才解决。所以高频设计，玻纤效应不能忽视。
还有一个容易被忽略的点——回流路径。差分对虽然理论上靠彼此耦合回流，但高频分量还是会有一部分走参考平面。如果参考平面被分割了，或者跨了槽，共模电流就会暴增。嗯，这个坑我在设计一块 FPGA 板时踩过，当时为了走线方便，在参考层上开了一个长槽，结果差分对跨过去之后，辐射直接超标 7dB。把槽填上，问题就解决了。
我的建议：
在布局阶段就把这些因素一个个过一遍。用下表做个 checklist，比出事后再查要快得多。
- ✅ 差分对内长度差 ≤ 5mil？
- ✅ 线宽、线间距在叠构公差范围内？
- ✅ 玻纤布等级 ≥ 1067，走线方向已优化？
- ✅ 参考平面连续，无跨槽/分割？
- ✅ 过孔数量对称，残桩长度控制好了？
- ✅ 连接器选型时确认了差分阻抗和对称性？
最后说一句。差分阻抗和 CMRR，一个是"信号能不能传好"，一个是"噪声会不会跑出去"。两者互相影响，不能偏废。我见过太多工程师只盯着阻抗，CMRR 掉了也不管，结果 EMI 测试被打回来，重新改板子，又花钱又耽误时间。所以从一开始，就把这两个指标一起抓，后面才能睡得着觉。