第4章：线距对耦合阻抗的影响原理

这一章，我们来聊聊线距。

很多新手工程师觉得，线距嘛，就是防止信号串扰的。对，也不全对。线距对差分线和共模信号的影响，比你想的要复杂得多。我个人习惯在处理高速SerDes信号时，最先确定的不是线宽，而是线距。为什么？因为线距直接决定了差分阻抗和共模阻抗的走向，这可是个有趣的话题。

先搞懂两个关键概念：共模与差模

在深入线距之前，我们得先清楚我们在调什么。差分信号走的是两根线，但它其实包含两种传输模式：

• 差模（Differential Mode）：两根线上幅度相等、相位相反的信号。这是我们的有用信号。它的阻抗，就是我们常说的差分阻抗（Zdiff）。
• 共模（Common Mode）：两根线上幅度相等、相位相同的信号。说白了就是两根线相对于参考地的情况。它的阻抗叫共模阻抗（Zcom），经常被忽略，但EMI问题往往就出在它身上。

你想想看，线距变不变，对这两者影响完全不同。我在项目中遇到过一位同事，他死磕线宽调阻抗，结果眼图怎么都张不开。后来我让他把线距拉大了一点点，差分阻抗瞬间就上去了，问题解决了。

线距对差分阻抗的影响

说白了，差分阻抗取决于“每根线的自感”和“两根线之间的互感”。

当线距变小时，耦合增强。两根线之间的磁场重叠区域变大，互感（Mutual Inductance）增大。这会导致电流在两根线中“相互排斥”，等效于两线之间的串联电感减小。结果是——差分阻抗降低。

反过来，线距拉大时，耦合变弱，互感下降，差分阻抗就会升高。

嗯，这里要注意，这个阻抗变化不是线性的。当线距非常小时，稍微改变一点点，阻抗就会剧烈跳变。我个人建议，在设计像USB 3.0、PCIe这类信号时，线距容差一定要控制在±10%以内，否则板厂做出来偏差极大。

线距对共模阻抗的影响

共模阻抗的逻辑和差模完全相反。共模信号在两线上同向流动，它的主要回路是“线”对“参考平面”。当线距变小时，耦合增强，意味着两根线相当于“并联”得更紧密，对地的总电容增大。结果是——共模阻抗降低。

但有意思的是，在典型微带线或带状线结构中，共模阻抗对线距的敏感度远低于差分阻抗。为什么？因为共模阻抗更依赖线宽和介质厚度，线距的贡献占比不大。

实战中的取舍：耦合不是越强越好

既然耦合强可以降差分阻抗、缩小PCB尺寸，那是不是线距越小越好？不是。我们来列一下耦合过强的好处与坏处：

• 好处： 差分阻抗对参考平面不敏感，抗地弹噪音能力强。共模抑制比也会更好。
• 坏处： 对线距公差极度敏感，PCB加工误差会导致阻抗不可控；而且差分对之间的隔离度下降，容易产生对间串扰。

所以，你需要找到一个平衡点。我习惯的做法是：先通过计算把线宽确定下来（这一步满足单端阻抗需求），然后调整线距，使差分阻抗落在目标值的±5%以内。同时，我会用场求解器快速扫一下共模阻抗，确保它的变化幅度不超过设计限制。

一张图看懂线距对阻抗的全局影响

下面这张图总结了整个核心逻辑。你只要记住这个流程，就不会在阻抗设计上迷失方向。

好，这一章的内容到这里。线距这件事，说到底就是找耦合的“度”。过犹不及，这个道理在PCB设计中一样适用。牢记差分阻抗和共模阻抗对线距的相反变化趋势，以后你在调阻抗时，就知道第一步该动哪里了。