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DDR4接口时序约束与PCB等长匹配验证

共计 30 章节
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01
DDR4简介
DDR4内存发展历程 · 主要特性（速率 · 电压
DDR4简介
02
时序基础
建立时间（setup time） · 保持时间（hold time） · 时钟偏移（clock skew）概念
时序基础setup
03
DDR4信号分组
数据信号（DQ/DQS） · 地址/控制信号 · 时钟信号（CK/CK#）的分类与功能
DDR4信号分组
04
DDR4时序参数详解
tRCD · tCL · tRP
DDR4时序参数详解
05
时序约束概述
什么是时序约束 · 为什么需要时序约束 · STA基本流程
时序约束概述什么是时序约束
06
时钟约束
创建时钟（create_clock） · 时钟不确定性（set_clock_u… · 时钟延迟（set_clock_lat…
时钟约束create
07
输入延迟约束（set_input_delay）
源同步接口的输入延迟定义与计算方法
setinput
08
输出延迟约束（set_output_delay）
输出数据相对于时钟的延迟约束设置
setoutput
09
建立时间分析
数据路径 · 时钟路径延迟计算 · 建立时间余量公式
建立时间分析数据路径
10
保持时间分析
保持时间检查的独特性和常见问题
保持时间分析保持时间检查的独…
11
DDR4数据眼图
眼图概念 · 眼宽 · 眼高
DDR4数据眼图
12
长度匹配原理
为什么要长度匹配？信号飞行时间 · 传播延迟与等长设计的数学关系
长度匹配原理为什么要长度匹配…
13
PCB走线拓扑
点对点 · T形拓扑 · 菊花链拓扑对DDR4时序的影响
PCB走线拓扑
14
DDR4走线规则
差分信号（DQS）等长 · 单端信号（DQ · 地址）等长
DDR4走线规则
15
时钟信号走线
差分时钟对等长要求 · 时钟与数据之间的相对延迟约束
时钟信号走线差分时钟对等长要…
16
地址/控制信号走线
地址 · 命令 · 控制信号的曼哈顿长度匹配策略
地址控制信号走线
17
数据组（BYTE LANE）等长
每个字节通道内DQ与DQS的走线长度…
BYTELANE
18
仿真实战
使用HyperLynx或ADS进行D… · 读取眼图与波形
仿真实战HyperLynx
19
时序约束文件编写
SDC语法基础 · DDR4典型约束模板
时序约束文件编写SDC
20
静态时序分析（STA）工具
PrimeTime · Tempus的基本使用与报告解读
STA静态时序分析
21
时序违例修复
调整走线长度 · 增加缓冲器 · 调整驱动强度等工程方法
时序违例修复调整走线长度
22
DDR4读写操作时序
读操作（read burst） · 写操作（write burst）的时…
DDR4读写操作时序
23
ODT（片上终端）时序影响
ODT配置对信号完整性和时序裕量的影…
ODT片上终端
24
DLL/DCC
延迟锁定环与数字时钟补偿对时序的调整…
DLL/DCC延迟锁定环
25
指令重排序与时序
DDR4内部command sche…
指令重排序时序
26
多片DDR4的时序设计
拓扑选择 · 负载计算 · 时钟树设计
DDR4多片
27
等长设计实例
基于Altium Designer的…
等长设计实例Altium
28
时序约束验证
通过Tcl脚本批量检查约束覆盖性和一…
时序约束验证Tcl
29
高速测量
示波器/逻辑分析仪测量DDR4时序的…
高速测量DDR4
30
实战项目
从原理图到PCB的DDR4时序约束与…
实战项目PCB