1. DDR4 简介：从 DDR3 到 DDR4 的演进
大家好，我是老周。做硬件设计十几年，DDR 接口这块是我最熟悉的“老伙计”之一。今天开始咱们聊聊 DDR4 的时序约束和长度匹配。开篇先讲清楚 DDR4 是怎么来的，它跟 DDR3 到底差在哪。这些底子打好了，后面讲时序时你才能理解“为什么这么约束”。
1.1 DDR 内存发展简史
DDR 内存从第一代走到第四代，基本上每代都是速度翻倍、电压降低、容量提升。我入行时还在用 DDR2，转眼 DDR5 已经铺开了。但 DDR4 依然是目前出货量最大的主流颗粒，工业、通信、安防领域尤其多。
- DDR (2000年)：2.5V，200~400 Mbps，单通道 64bit
- DDR2 (2003年)：1.8V，400~800 Mbps，引入 ODT、片内终结
- DDR3 (2007年)：1.5V，800~2133 Mbps，引 Fly-by 拓扑
- DDR4 (2014年)：1.2V，1600~3200 Mbps，引入 Vref CA、CRC 校验
- DDR5 (2020年)：1.1V，4800~6400 Mbps，片内 ECC 双通道
关键拐点：DDR4 把工作电压从 DDR3 的 1.5V 降到 1.2V。别小看这 0.3V，整板功耗能降 20%~30%。我当年有个项目客户硬要沿用 1.5V 的 PCB 叠层，结果 DDR4 颗粒兼容性出问题……后来果断改板，才跑稳了 2400 MT/s。
1.2 DDR4 主要特性速览
我把 DDR4 的核心参数列了一张表，方便你对照。实际选颗粒时，下面这些数字必须刻在脑子里。
| 参数 | DDR4 典型值 | 说明 |
|---|---|---|
| 数据速率 | 1600 ~ 3200 MT/s | JEDEC 标准，部分超频可到 4266 |
| 核心电压 VDD | 1.2V ± 50mV | 比 DDR3 低 0.3V |
| VPP 电压 | 2.5V | 字线升压，与 DDR3 相同 |
| VREFCA | 0.6V (内部生成) | 命令/地址参考电压 |
| Bank 数量 | 16 Banks (4 Bank Groups) | DDR3 只有 8 Banks |
| 突发长度 | 8 (固定 BL8) | DDR3 支持 BL8 或 BL4 |
| 最大单颗粒容量 | 16 Gb (2 GB) | 目前常见 4Gb/8Gb |
| 数据眼宽 | 0.4 ~ 0.6 UI (@2400) | 比 DDR3 更窄，时序更吃紧 |
我的一个经验：别只看速率标签，要看 tCK (时钟周期)。比如 2400 MT/s 对应 tCK = 0.833 ns。DDR4 的建立/保持窗口只有 0.2 ns 左右，PCB 走线偏差超过 15 ps 都可能翻车。
1.3 DDR4 与 DDR3 的差异对比
说实话，DDR4 不是简单的“DDR3 降电压提频率”。它改了指令协议、拓扑结构、参考电压生成方式。下面这张表把关键差异列清楚，你调试时逐项核对就行。
| 对比项 | DDR3 | DDR4 | 我的点评 |
|---|---|---|---|
| 拓扑 | Fly-by (地址/命令) | Fly-by (地址/命令) | DDR4 对分段更敏感 |
| ODT 模式 | RTT_Nom, RTT_Wr | RTT_Park, RTT_Nom, RTT_Wr | DDR4 多了一个保持态 |
| VREF 来源 | 外部输入 | 内部生成 + 训练 | 省掉 VREF 参考电阻，但必须写 MR6 |
| 写电平 | 固定 VSSQ | VSSQ 或 VDDQ 可选 | 影响信号完整性 |
| CRC 校验 | 无 | 有 (CA 奇偶 + 数据 CRC) | DDR4 的命令可靠性大幅提升 |
| DQS 处理 | 差分 DQS | 差分 DQS + 写平衡 | DDR4 必须做写平衡训练 |
| 预充电 | AP 位单独 | AP 位 + 自动预充电增强 | 详细看 DDR4 时序手册 |
我特别想强调一下 CRC。早期 DDR3 设计，命令出错很难定位，只能加 ECC 或者降频。DDR4 把 CA 的奇偶校验和数据的 CRC 都加进来了——出错时颗粒会回送 Alert# 信号。我在某交换机项目里靠这个机制抓到了两片虚焊的颗粒，省了三天排查时间。
1.4 为什么 DDR4 时序约束比 DDR3 更严
原因说白了就三点：频率高、电压低、眼图小。你想想看，DDR3 跑 1600 MT/s 时 tCK 是 1.25 ns，DDR4 跑 3200 MT/s 时 tCK 只有 0.625 ns。建立时间直接从 150 ps 缩到 70 ps 左右。
再加上 1.2V 下信号幅度变小，噪声预算吃紧。同样的串扰，在 DDR3 里可能只吃掉 20% 的眼宽，在 DDR4 里就能吃掉 40%。
曾经踩过的坑：我有个项目使用 DDR4-2400，颗粒布置在板子两端。按 DDR3 习惯留着 3-inch 的 T 型分支走线，结果信号塌到眼高不足 200 mV。改成 1.2-inch 的 Fly-by 分段后，眼高恢复到 380 mV。所以 DDR4 的走线长度匹配必须精确到 ±50 mil，DDR3 的 ±200 mil 做法不能用。
这张 SVG 图把 DDR4 的核心知识结构串了起来，你一看就能明白各特性之间的关系。
1.5 DDR4 的应用领域与选型思路
做硬件设计，选型永远是最麻烦的。DDR4 颗粒覆盖了从消费级到工业级，甚至车规级。我按速率和温度要求分了三类：
- 标准型 (1600~2400)：0~85°C，消费类路由器、TV 盒、小基站
- 高性能型 (2666~3200)：0~95°C，服务器、高端交换、AI 加速卡
- 宽温型 (2133~2400)：-40~105°C，车载、工业现场、军工
别只看速度等级，要查清楚 tRCD/tRP/tRAS 这些参数。我遇到过一款 3200 的颗粒，tRCD 要 18 nCK，实际延迟比某些 2666 的还大。嗯，选型时记得拉 JEDEC 的时序参数表对照一下。
1.6 这一章我特别想让你记住的
DDR4 不是 DDR3 加个电压就完了。从协议层（CRC、写平衡）到电气层（1.2V、内部 VREF），再到 PCB 设计（更紧的长度匹配），每一步都有新坑。后面咱们会花大量篇幅讲时序约束和长度匹配的具体方法——但前提是你先理解“为什么 DDR4 这么敏感”。