为什么要做PCB阻抗验证？TDR到底能干什么
各位工程师朋友，咱们直接开门见山。
你画完一块高速PCB，板厂生产回来，焊好器件，上电测试。结果呢？眼图闭合、信号抖动大、时序乱跳。查了半天，发现是PCB走线的阻抗跑偏了。
说白了，阻抗就是高速信号的“公路宽度”。路宽了，信号反射；路窄了，信号憋屈。而在GHz级别的信号面前，哪怕几毫米的阻抗偏差，都可能让整个系统崩溃。
差分阻抗 vs 单端阻抗：你得搞清楚的两种“路”
我刚开始做高速设计那几年，也在这两个概念上栽过跟头。后来才明白，它们要分开对待。
| 类型 | 定义 | 典型值 | TDR测试注意点 |
|---|---|---|---|
| 单端阻抗 | 单根导线对参考地层的阻抗 | 50 Ω（最常见） | 探针接地要短，否则会引入额外电感 |
| 差分阻抗 | 两根导线之间的特性阻抗 | 100 Ω / 90 Ω | 两根探头之间要等长，时延差不能大 |
一个实用的经验值：差分阻抗大约等于两根单端阻抗之和减去耦合量。当耦合很弱时，100Ω差分 ≈ 两个50Ω单端。但实战中千万别这么算，直接用TDR测最准。
TDR的基本原理：向PCB“发射子弹”
为什么TDR能测阻抗？其实道理不复杂。
你想想看，TDR向被测走线发一个快速上升沿的阶跃信号（相当于发射一颗“子弹”）。当这个信号遇到阻抗变化点时，一部分能量会反射回来。TDR就是通过测量发射信号与反射信号的时间差和幅度差，反推走线上各点的阻抗值。
数学上，反射系数 ρ 和阻抗 Z 的关系是：
ρ = (Z - Z0) / (Z + Z0)
其中：
ρ = 反射系数
Z = 被测点的实际阻抗
Z0 = TDR系统的参考阻抗（通常50Ω）嗯，这里要注意，当 Z 等于 Z0 的时候，ρ = 0，也就是没有反射。这正是我们期望的理想状态。
我做培训时经常问学员：“TDR到底测的是时间还是阻抗？”答案两个都得测。因为阻抗值需要反射幅度来算，而反射点在哪里需要时间来判断。
避坑指南：我曾经在一个10Gbps背板项目里，只看了TDR的幅度，没注意时间轴精度。结果发现阻抗值没问题，可是反射点位置差了好几厘米。后来用更短的上升时间重新测，才找到那个隐藏在过孔里的阻抗突变。注意：TDR的上升时间决定了它能“看见”多小的缺陷。上升时间越短，空间分辨率越高。
阻抗不匹配会带来哪些信号完整性问题？
我觉得可以把信号比喻成水在水管里流动。一旦水管粗细变了，就会产生水锤效应，导致压力波来回震荡。
- 反射：信号回弹，叠加到源端或接收端，导致电平误判。
- 过冲/下冲：瞬间电压超过或低于正常范围，容易击穿芯片输入级。
- 振铃：反射来回多次，在信号跳变后形成振荡，降低时序裕量。
- EMI增大：反射能量会通过走线辐射出去，影响整机EMC测试。
一个具体例子：我曾经帮一个团队排查DDR3地址线的信号质量。量波形发现每个上升沿后面都跟着一个小台阶，看起来就像是反射回来的能量。用TDR一测，发现走线在BGA扇出处突然变细，阻抗从50Ω飙升到了68Ω。后来把扇出区域的线宽调回来，小台阶消失了，系统稳定性明显改善。
什么时候必须用TDR做阻抗验证？
我个人的习惯是，下面几种情况肯定要测：
- 所有≥1Gbps的差分信号链路（PCIe、SATA、USB3.x、以太网等）
- 阻抗控制要求严苛的射频走线（比如50Ω ± 5%）
- 长距离传输线（信号边沿在走线长度上传播的时间超过边沿上升时间的一半）
- 板厂初次打样的验证板——确认厂家的叠层和蚀刻工艺是否达标
一个小建议：如果你只是在低频下验证连接性，那TDR有点大材小用。但当你第一次在10GHz信号上踩了坑以后，相信我，你会主动把TDR加入你的设计流程。
好了，说了这么多，我们来一个总览图，把这一章的核心逻辑串起来。