4. 传输线理论简介归纳总结
很多做PCB的兄弟觉得「传输线理论」是射频工程师的事，跟我们数字信号有什么关系？
我刚开始做I3C设计的时候也这么想。直到有一次，一块板子上的I3C总线在HDR模式下疯狂误码，示波器一看——信号反射得一塌糊涂。嗯，从那以后我用Layout之前先算一遍特性阻抗。
说白了，传御线理论就是告诉你：信号在高频下不再是一瞬间跳变的，它像水波一样沿导线传播。尤其是I3C这样的高速串行总线，时钟跑到12.5MHz甚至更高，忽略传输线效应，你的设计迟早要踩坑。
4.1 从集中参数到分布参数
低频电路里，我们把导线当成理想导体，电阻电容电感都集中到一个点。这叫集中参数模型。
但是当信号的上升沿时间短到和走线延迟可以比拟时，导线就不能再看成一个点了。我记在一个经典经验：如果走线长度超过信号上升沿对应空间的 1/6，就必须按传输线处理。举个例子，I3C 的上升沿如果 5ns，pcb 上信号速度约 15cm/ns，那 1/6 就是约 12.5cm。超过这个长度，反射会明显影响波形。
走线长度（cm） > 上升沿时间（ns）× 3.3，就要当传输线处理。
例如 I3C 上升沿 5ns → 5×3.3=16.5cm。超过这个值，必须考虑阻抗匹配。
4.2 特性阻抗 Z₀ —— 传输线的灵魂
特性阻抗是传输线固有的属性，和线的长度无关。它只取决于线宽、介电常数、铜厚、参考层距离。
微带线的近似经验公式（我个人一直用这个估算）：
Z₀ ≈ 87 / √(εr + 1.41) × ln(5.98h / (0.8w + t))- εr：介电常数
- h：介质厚度
- w：线宽
- t：铜厚
为什么 I3C 特别关注 Z₀？因为 I3C 总线是开漏+推挽混合驱动，负载变化大。如果走线阻抗控制不好，反射造成的过冲直接打坏IO缓冲器这种事，我在返修板上见过至少三次。
4.3 反射是怎么发生的？反射系数
当驱动端的输出阻抗、传输线特性阻抗、接收端的输入阻抗不一致时，信号会在连接点发生部分反射。
反射系数 Γ：
Γ = (Z_load - Z₀) / (Z_load + Z₀)- Z_load = Z₀：Γ=0，无反射（完美匹配）
- Z_load = 开路 → Γ=1，全反射（电压翻倍）
- Z_load = 短路 → Γ=-1，全反射相位反转（电压为零）
我在一次 I3C 的 HDR 调试中，看到数据线上的过冲达到 1.2V（VDDIO=1.8V），接收端连续复位。测了反射系数，发现驱动端输出阻抗 25Ω，线特性阻抗 50Ω，接收端 20pF 电容。算下来反射系数 0.33，反射回来的能量叠加出 0.6V 的过冲。你想想看，这多出来的 0.6V 够把芯片边缘触发成什么样？
4.4 匹配策略：源端 vs 终端
| 匹配方式 | 适用场景 | 对I3C的影响 |
|---|---|---|
| 源端串联匹配 | 点对点，驱动端串电阻 Rs | 适合长走线，但是I3C开漏段电流小，串阻会增大下降时间 |
| 并联终端匹配 | 多点负载，接收端拉电阻到 VDD/2 | I3C 常用上拉到 VDDIO，匹配电阻与上拉并联计算 |
| RC 网络匹配 | 高速信号，同时滤除高频噪声 | 增加外围器件，BOM 成本上升 |
我个人习惯在 I3C 总线长度>15cm 时，在两端都做匹配：源端串一个 10~22Ω 的电阻（根据驱动阻抗），终端在接收端附近放一个 50Ω 到 VDDIO/2 的分压网络。当然，I3C 的开漏上拉本身也形成一种被动匹配，需要算好并联后的等效阻抗。
4.5 传播延时与走线长度
信号在 PCB 上传播的速度是：
v = c / √ε_eff （c≈3×10⁸ m/s）对于 FR4 的微带线，ε_eff ≈ 3.5~4.5，算下来速度约 15cm/ns。一根 30cm 的走线，信号单程延时 2ns。I3C 的 SDR 模式时钟周期只有 80ns（12.5MHz），看起来延时影响不大。但在 HDR 模式（例如 8MHz~30MHz，甚至更高），以及多个负载的反射叠加，延时导致的台阶效应会吃掉时序裕量。
4.6 传输线理论到底教了我们什么？
- 信号不是瞬时存在的——它有上升沿、有反射、有延时。
- 特性阻抗必须控制——50Ω 或 75Ω 都行，但不能是随机的。
- 反射可以计算，也可以消除——算反射系数、加匹配。
- 走线长度不是越短越好——而是要和上升沿时间、时钟频率匹配。
- 多层板叠层设计决定 Z₀——我用 Polar 软件仿真过，叠层微调 0.01mm，Z₀ 能差 5Ω。
下图是我整理的一个传输线理论核心知识图谱，你看一遍能快速理解整体脉络。
这张图很清晰地告诉你：一切从传输线这根“线”开始，它的分布参数决定了 Z₀，Z₀ 和负载决定反射，反射的叠加就是咱们看到的信号畸变，而匹配策略就是控制这个畸变的命门。