3. 信号完整性的基本概念归纳总结
做I3C之前，先得把信号完整性（SI）搞明白。说白了，SI就是保证信号从发送端到接收端，波形还能保持原样。嗯，道理不复杂，但实际一跑起来，问题就多了去了。
我个人的习惯是，拿到一块新板子，先不看原理图，先去测眼图。眼图一塌糊涂，后面的时序分析就全是白费功夫。今天咱们把SI的几个核心概念捋一捋。
3.1 到底什么是信号完整性
信号完整性，指的是信号在传输过程中，幅度、形状、时序都不失真。你想想看，一个干净的方波，走了一段PCB走线，出来变得圆头圆脑，还带个毛刺——这就算SI出了问题。
我在项目中遇到过最典型的例子：I3C总线数据眼图完全闭合，SCL和SDA互相串扰，结果从设备经常应答超时。查到最后，就是一根走线阻抗没控好，反射在那边来回蹦。所以，别小看SI，它直接决定I3C能不能稳定通信。
3.2 反射：你看到的波形可能是假的
反射是SI里最常见的敌人。当信号遇到阻抗不连续点，一部分能量会反弹回来，与入射波叠加，形成过冲、下冲、振铃。
反射的严重程度由反射系数决定：
反射系数 Γ = (Zload – Z0) / (Zload + Z0)当 Zload = Z0 时，Γ = 0，完美匹配，没有反射。但实际PCB上，过孔、分支、连接器、芯片引脚，到处都是阻抗变化点。我曾经测过一块I3C板，芯片引脚处阻抗只有35Ω，源端却是50Ω，结果反射幅度超过30%。
3.3 串扰：邻居家的干扰
串扰发生在相邻走线之间。信号在高频跳变时产生电磁场，通过互容和互感耦合到临近走线。I3C的SDA和SCL如果平行走太长，串扰会把数据破坏得一塌糊涂。
串扰大小主要取决于：
- 间距： 间距越大，串扰越小。3W规则（线距≥3倍线宽）是业界常用的底线。
- 平行长度： 平行走线越长，耦合越强。我建议I3C信号平行段不超过2英寸。
- 参考平面： 完整的GND平面能大幅降低串扰。没有参考平面？那串扰会让你欲哭无泪。
有一次，我在一块四层板上把I3C信号走在第2层，结果第3层是电源层，参考平面不连续，串扰直接让总线挂掉。后来切换到有完整GND层的走线层，问题解决。别省那一层GND的钱。
3.4 过冲与下冲：别让信号飞得太高
过冲是指信号电压超过目标高电平（例如超过3.6V的VDD）；下冲则低于低电平（比如低于GND）。长时间过冲会击穿芯片IO，下冲会引起错误的逻辑切换。
| 现象 | 典型原因 | 容忍范围（I3C常用） |
|---|---|---|
| 过冲 | 阻抗不匹配、驱动过强 | ≤10% VDD |
| 下冲 | 阻抗突变、终端不匹配 | ≥ –0.5V（） |
| 振铃 | 多次反射、高Q值回路 | 幅度≤ 5% VDD |
我在项目中见过最严重的一次：I3C的SCL走线经过一个连接器，连接器pin的寄生电容达到5pF，结果信号上冲到了4.2V（VDD才3.3V），直接把从芯片的IO打坏了。从那以后，我但凡经过连接器的信号，都会加RC滤波或TVS来限制电压。
3.5 时序与抖动：时间窗口的争夺
I3C对时序有严格的要求：建立时间、保持时间、时钟抖动。信号完整性差的波形，会导致边沿变缓、过零点移动，从而吃掉时序裕量。
我遇到过一个案例：I3C工作在12.5MHz，SCL上升时间从2ns变成了7ns，结果从设备的建立时间要求是3ns，完全无法满足，读写总在出错。最后查出来，是驱动器的输出阻抗与走线阻抗严重不匹配，加上线长太长（8英寸），反射让边沿变得更慢。
- 检查驱动器的输出阻抗（通常I3C主芯片为OD输出，需外接上拉电阻）。
- 确认走线阻抗控制在50Ω±10%，关键信号做TDR验证。
- 仿真时序，确保最差条件下建立/保持时间有至少20%的裕量。
时序问题往往不是单个因素引起的，而是阻抗、长度、工艺偏差共同作用的结果。我的经验是：先抓住阻抗和长度，这两个最可控。
3.6 一个简单的SI决策流程
把上面的概念串起来，我整理了一个SI控制流程。每一次做I3C设计，按这个走一遍，能避开90%的坑。
这个流程我用了好多年，每次都能快速定位问题。你按照顺序诊断，多半不会漏项。当然，仿真工具能帮你省很多时间——但理解背后的物理，才是真正解决问题的根本。
好了，信号完整性基础就聊到这儿。记住：SI不是玄学，是物理。每个毛刺、每个振铃背后，都有一个你能分析出来的原因。动手去测，去仿，去改，你很快就能成为SI高手。