时序基础：时钟周期、建立时间与保持时间
做SDIO接口调优，绕不开三个核心概念：时钟周期、建立时间、保持时间。说白了，它们就是时序分析的“三驾马车”。我刚入行那会儿，觉得这仨不过是公式里的符号，直到第一次调试SDIO读卡失败，示波器上一片毛刺……嗯，从那以后我再也不敢小看它们了。
1. 时钟周期：系统的“心跳”
时钟周期（Clock Period，简称Tclk）是数字电路中最基本的节奏单位。每个时钟沿（上升沿或下降沿）触发一次数据传输，周期越长，系统跑得越慢；周期越短，频率越高，但留给信号的“反应时间”也越短。
为什么时钟周期这么重要？因为所有时序约束都围绕它展开。比如SDIO协议，时钟频率可以从0Hz跑到208MHz（UHS-II模式），周期从无穷大缩小到约4.8ns。你看，周期变了，建立时间和保持时间的裕量也跟着变。
2. 建立时间：数据必须“提前到”
建立时间（Setup Time，简称Tsu）指的是：在时钟有效沿到来之前，数据信号必须保持稳定的最短时间。如果数据来得太晚，寄存器就可能采到不确定的值，造成亚稳态或错误。
你看这个波形图（概念上）：
时钟沿 ──► 数据必须在此时稳定
▲
│
Tsu │
│
▼
数据： ──████████████████────
│←── 稳定窗口 ──→│
建立时间是芯片制造工艺决定的，一般不会变。但实际路径上，组合逻辑延迟、走线延迟、时钟偏斜都会影响“数据实际到达时间”。如果数据到达太晚，就违反Tsu，时序报错。
3. 保持时间：数据必须“晚点走”
保持时间（Hold Time，简称Th）是与建立时间对称的另一半：在时钟有效沿到来之后，数据信号必须保持稳定的最短时间。如果数据变化太快（在时钟沿刚过就跳变），同样会采到错误值。
保持时间违规更隐蔽。因为数据路径延迟太小（比如从触发器直接连到另一个触发器，中间没有组合逻辑），数据可能在时钟沿之后很快变化，导致保持时间不足。
为什么我强调隐蔽？因为大多数工程师只关注建立时间，觉得“只要够快就行”。但实际中，保持时间违规往往出现在低速、低负载的短路径上。我曾经调试一块SDIO读卡失败，频率才25MHz，死活找不到原因。后来用静态时序分析工具一查，发现CMD路径上保持时间裕量只有-0.2ns——原来是PCB走线太短，信号传播太快。
4. 三个概念的关系
我们用一张表格直观对比一下：
| 概念 | 定义 | 物理意义 | 违规后果 | 典型调优方向 |
|---|---|---|---|---|
| 时钟周期 Tclk | 两个相邻有效时钟沿的时间间隔 | 决定系统最大工作频率 | 频率上不去，或时序裕量不够 | 降低频率 / 优化路径延迟 |
| 建立时间 Tsu | 时钟沿前数据必须稳定的最短时间 | 保证数据被正确“装进”寄存器 | 亚稳态，寄存器输出错误 | 减小组合逻辑延迟 / 增加时钟周期 |
| 保持时间 Th | 时钟沿后数据必须稳定的最短时间 | 保证数据不“逃逸”出寄存器 | 亚稳态，数据丢失 | 增加延迟（如插入缓冲器） |
这三个概念不是孤立的。它们通过一个最基础的时序方程联系在一起：
Tclk >= Tcq + Tlogic + Tsu + Tskew其中：
- Tcq：时钟到寄存器输出的延迟（clock-to-Q）
- Tlogic：组合逻辑的传播延迟
- Tsu：建立时间
- Tskew：时钟偏斜（正偏斜会让建立时间更难满足）
保持时间方程则不同：
Tcq + Tlogic >= Th + Thold_skew注意，保持时间与时钟周期无关——它只关心数据路径延迟是否足够长。所以即使你把时钟频率降到1Hz，保持时间违规依然存在。
5. 知识体系：一张图看懂
下面这张SVG图把三个概念和它们之间的关系串起来。你可以看到，时钟周期为数据路径提供了时间窗口，建立时间和保持时间分别约束窗口的两端。
图中的裕量公式是调优的基准。所有SDIO时序优化，本质上都是在让这些裕量大于等于0，并且留出足够的余量（一般至少0.2ns~0.5ns）。
6. 避坑指南
- 建立时间 VS 保持时间：别搞反。建立时间关注时钟沿之前，保持时间关注时钟沿之后。我见过有人把保持时间违规当成建立时间去减组合逻辑，结果越减越差。
- 时钟偏斜（clock skew）：正偏斜（目标时钟晚到）会减小建立时间裕量，负偏斜则相反。但负偏斜对保持时间不利。SDIO多卡并联时，时钟偏斜很容易超标。
- 温度电压影响：建立时间和保持时间在不同工艺角下会变。我通常会在最差工艺角（slow-slow，高温低压）下检查建立时间，在最快工艺角（fast-fast，低温高压）下检查保持时间。
- 不要把裕量压太死：留0.1ns看似够，但PCB批次差异、老化后可能就变负了。我个人习惯留至少0.3ns。