3. HS400 时钟信号：CLK、CLK# 差分时钟
时钟是数字系统的心脏。在 HS400 里，这颗心脏跳得特别快，而且用的是差分信号 —— CLK 和 CLK#。今天我们就来聊聊这对差分时钟。
3.1 为什么要用差分时钟？
单端时钟不好吗？说实话，在低频场景下单端完全够用。但 HS400 的速率摆在那，单端信号容易受共模噪声干扰。举个例子，地弹、电源纹波，这些在高速下都会被放大。
差分时钟的好处很明显：
- 抗共模噪声能力强 —— 外界噪声同时耦合到 CLK 和 CLK# 上，接收端只看两者差值，噪声自然抵消。
- 信号摆幅小 —— 典型差分摆幅只有几百毫伏，功耗低，速度快。
- 电磁干扰（EMI）更低 —— 两条线电流方向相反，磁场相互抵消，对外辐射自然减少。
我在项目中遇到过，有块板子单端时钟的辐射超标，换成差分对后直接降了十几个 dBμV/m。这就是实打实的优势。
3.2 CLK 与 CLK# 的时序关系
CLK 和 CLK# 必须严格互补，相位差 180 度。HS400 的接收端在 CLK 和 CLK# 的交叉点采样数据。你想想看，如果两个信号相位偏差太大，交叉点就会偏移，采样窗口也跟着歪了。
这里有个关键参数：差分偏斜（Differential Skew）。它指 CLK 与 CLK# 上升沿或下降沿之间的时间差。规范通常要求偏斜不超过几十皮秒。
| 参数 | 描述 | 典型要求 |
|---|---|---|
| 差分偏斜 | CLK 与 CLK# 转换边沿之间的最大时间差 | < 50 ps |
| 交叉点电压 | 差分信号交叉点处的共模电压水平 | VDD/2 ± 10% |
| 差分摆幅 | CLK - CLK# 的峰峰值电压 | 400 mV ~ 600 mV |
3.3 差分时钟的电气特性
HS400 的差分时钟是真正的差分信号，不是"伪差分"。为什么这么说？因为接收端内部有真正的差分放大器，对共模分量不敏感。
电气特性上，我建议大家关注以下几点：
- 共模电压范围 —— 接收端能正常工作的共模输入范围，通常为 0.7V 到 1.3V（以 1.2V 电源为例）。
- 差分输入阻抗 —— 典型值 100Ω，终端匹配也应该是 100Ω 差分电阻。
- 上升/下降时间 —— 差分信号的上升/下降时间通常在 100 ~ 200 ps 之间，太快或太慢都不行。
嗯，这里要注意，上升时间太快会增加过冲和振铃，太慢又会让时序裕量变小。我个人习惯在仿真阶段把上升时间控制在 150 ps 左右，留点余量。
// 伪代码：检查差分时钟共模电压
function check_common_mode(clk_p, clk_n) {
vcm = (clk_p + clk_n) / 2;
if (vcm < 0.7 || vcm > 1.3) {
print("共模电压超出范围: ", vcm);
} else {
print("共模电压正常");
}
}3.4 差分时钟的版图设计要点
做 PCB 或芯片版图时，差分对的走线方式决定了信号质量。我总结了几条经验：
- 等长布线 —— 两条线长度差越小，偏斜越小。
- 等间距布线 —— 保持恒定间距，确保差分阻抗稳定，避免阻抗突变引起的反射。
- 远离其他信号 —— 差分对虽然抗干扰强，但也会主动发出噪声。让它远离模拟信号或敏感时钟。
- 避免 90 度拐角 —— 拐角处阻抗变化 10% 以上，尽量用 45 度或圆弧走线。
为什么等间距这么重要？你想想看，间距变化了，差分阻抗也跟着变。阻抗一变，信号就会反射回来，造成抖动和振铃。说白了，就是自己给自己添乱。
3.5 差分时钟的常见问题与调试
调试阶段遇到差分时钟问题，可以从下面几个方向排查：
- 用示波器看交叉点 —— 交叉点应该在 VDD/2 附近，如果上下偏移，说明 CLK 和 CLK# 的共模电平不平衡。
- 测差分偏斜 —— 把两条线接在示波器两个通道上，测量边沿时间差。差值过大，优先查布线等长。
- 检查终端匹配 —— 差分阻抗不匹配会导致信号完整性恶化。用网络分析仪扫一下 S 参数，看看回损。
我记得有一次，板子调试时 CLK 信号眼图就是合不上。折腾了大半天，最后发现是差分电阻焊错了，100Ω 焊成了 50Ω。这种事，吃过一次亏就不会再犯了。
3.6 差分时钟的仿真验证
纸上谈兵不如跑一次仿真。我个人推荐至少做以下三种仿真：
- 瞬态仿真 —— 看波形交叉点、摆幅、偏斜是否满足参数表。
- 眼图仿真 —— 直接评估差分信号的质量。眼图开口越大，抖动越小，越可靠。
- 抖动分析 —— 分离随机抖动和确定性抖动，找出抖动的来源是电源噪声还是串扰。
说白了，仿真就是在芯片流片前把大部分坑填上。我习惯在 Transient 和 Eye-diagram 之间反复迭代两三次，直到所有指标都留出 20% 以上的裕量。