第3章：SPI信号完整性的关键参数
好了，咱们直接进入正题。上一章聊了信号完整性到底是什么鬼，这一章咱们来点实际的——SPI总线上那些你必须盯死的“命门”参数。说白了，就是给你一把尺子，让你能判断你的SPI信号到底“健康不健康”。
我记得我最早调SPI的时候，拿着示波器看波形，只觉得“嗯，有高有低，能跑”。结果呢？产品做出来，时好时坏，差点被逼疯。后来才明白，光看“有没有”信号远远不够，你得看它“好不好”。
3.1 上升时间 (Tr) 与下降时间 (Tf)
上升时间，就是信号从低电平翻转到高电平所花的时间。下降时间反过来。你想想看，理想状态下，这个时间应该是0，信号“啪”一下就上去了。但现实世界不是这样的，总有个过程。
怎么定义这个时间？通常会取信号从幅度的10%上升到90%所用的时间，或者20%到80%。我个人习惯用10%-90%，因为更严谨一些。
| 时序参数 | 典型测量点 | 常见问题 | 我的建议 |
|---|---|---|---|
| 上升时间 (Tr) | 10% → 90% 幅度 | 过长：时序余量不足；过短：EMI超标 | 与系统时钟周期保持合理比率 |
| 下降时间 (Tf) | 90% → 10% 幅度 | 驱动能力不对称导致占空比失真 | 检查输出引脚的驱动强度配置 |
3.2 过冲 (Overshoot) 与下冲 (Undershoot)
什么叫过冲？就是信号冲过头了。逻辑“1”该是3.3V，结果它一下干到4V甚至更高，然后才落回来。下冲正好相反，本该是0V，却被拉到了负电压。
为什么会这样？说白了，就是传输线上的反射造成的。信号在阻抗不连续的地方来回弹，就形成了这种畸变。你想想看，如果不加处理，过冲持续超过芯片的最大额定值，芯片内部结就会损坏——我有个同事就因为没注意这个，一个星期烧了三块FPGA，教训很深刻。
判断标准？一般来说，过冲幅度 < 10% 的VCC算是比较安全的。但我曾经碰到过一个项目，5V供电的SPI总线，过冲干到了6.8V。嗯，那颗从机芯片后来直接冒烟了。
3.3 振铃 (Ringing)
振铃，你可以理解为“信号在稳定前的哆嗦”。它通常跟在过冲后面，表现为一串幅度逐渐衰减的正弦振荡。你把它想象成一个弹簧，拉长之后松手，它会来回弹几下才停。
振铃的坏处是显而易见的。它会引入抖动，让接收端在采样时无法得到稳定的电平。特别是对于SPI这种同步协议，如果SCLK线上有严重的振铃，每一个时钟沿的采样结果都可能出错。
- 产生根源： 寄生电感（L）和寄生电容（C）构成了LC谐振回路。当信号边沿激励了这个谐振回路，就会产生振铃。
- 优化方法：
- 减小回路电感：缩短走线，减少过孔，用好地平面。
- 增加阻尼电阻：在源端串联一个几十欧姆的电阻，可以吸收能量，抑制振荡。我习惯从22Ω开始试。
- 控制走线阻抗：尽量让走线特征阻抗与驱动源内阻匹配。
// 一个典型的源端串联匹配示例（原理性伪代码）
// 驱动源内阻约为 25Ω，走线特征阻抗 50Ω
// 则串联电阻 Rs = 50Ω - 25Ω = 25Ω
// 实际工程中，从 22Ω 开始，用示波器观察振铃衰减情况振铃的周期也是有意义的。通过测量振铃频率，你可以倒推出走线的等效寄生参数。我在做故障定位时就常用这招，拿示波器测一下振铃周期，就能大概判断是哪个走线太长了。
3.4 毛刺 (Glitch)
毛刺，也叫“尖峰脉冲”，是信号上那种窄的、能量集中的噪声。它可能是由串扰、电源噪声或者同时发生翻转造成的（SSN，同步开关噪声）。
在SPI总线中，毛刺特别危险。因为SPI是边沿触发的，一个微小的毛刺如果刚好落在时钟的采样沿上，就会导致一个“伪时钟脉冲”，让数据错位。你可以想象一下，系统会莫名其妙地读到一个错误字节，还找不到原因。
毛刺的判断标准比较主观，一般看它的幅度是否超过了接收端的噪声容限。通常要求毛刺幅度小于逻辑电平摆幅的15%，宽度小于信号边沿时间的1/3。但老实说，最好的方法是在设计阶段就把它扼杀在摇篮里，而不是等出问题再来查。
这些参数，就是我们诊断SPI信号完整性的“听诊器”。每一个参数背后，都对应着不同的物理原因和解决路径。你看完了，心里要有个数：下次拿示波器看SPI波形时，别光看它“好不好看”，要从Tr、过冲、振铃、毛刺这几个维度去量化分析。